JPS59139193A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS59139193A JPS59139193A JP59016106A JP1610684A JPS59139193A JP S59139193 A JPS59139193 A JP S59139193A JP 59016106 A JP59016106 A JP 59016106A JP 1610684 A JP1610684 A JP 1610684A JP S59139193 A JPS59139193 A JP S59139193A
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- Japan
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- output
- sense amplifier
- memory device
- signal
- circuit
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速で動作するスタティック型ＭＯＳメモリ
装置に関するものである。
装置に関するものである。
第１図は従来のスタティック型ＭＯＳメモリ装置の一例
を示すもので、その要部構成図である。
を示すもので、その要部構成図である。
図において１，２はメモリセル群（メモリプレーン）で
、その単位回路（メモリセル）３は、４゜５、６．７の
４つのＭＯＳトランジスタ（以下ＭＯ３Ｔと略記する）
と８，９の抵抗より成る。このメモリセルはワード線１
０．１．１を駆動するデコーダ１２でアクセスされ、出
力信号はデータ線１３．１４に。
、その単位回路（メモリセル）３は、４゜５、６．７の
４つのＭＯＳトランジスタ（以下ＭＯ３Ｔと略記する）
と８，９の抵抗より成る。このメモリセルはワード線１
０．１．１を駆動するデコーダ１２でアクセスされ、出
力信号はデータ線１３．１４に。
微少な電位差として現われ、スイッチ用ＭＯ５Ｔ］５．
．。
．。
１６を通してコモンデータ線１７．１８に現われる。こ
のコモンデータ線１７．１８にはすべてのスイッチＭＯ
３Ｔのドレインが接続されるため、寄生容量が大きくな
り、メモリ装置の高速動作に妨げとなる。
のコモンデータ線１７．１８にはすべてのスイッチＭＯ
３Ｔのドレインが接続されるため、寄生容量が大きくな
り、メモリ装置の高速動作に妨げとなる。
このため、通常、このコモンデータ線をＭＯ５Ｔを用い
て複数個に分割して性能向上を図っている。
て複数個に分割して性能向上を図っている。
第１図では、例として、２分割したものを示している。
前記の微少な信号は、したがって１９．２０あるいは２
］、、２２のＭＯ３Ｔのどちらかをオンさせることで選
択し、センス増幅器２３の入力端子２４．２５に、。
］、、２２のＭＯ３Ｔのどちらかをオンさせることで選
択し、センス増幅器２３の入力端子２４．２５に、。
供給される。２６．２７及び２８．２９．３０．３１の
ＭＯ３Ｔは。
ＭＯ３Ｔは。
データ線１３．１４及びコモンデータ線１７．１８．３
２．３３ 。
２．３３ 。
を所定の電位に保つための負荷である。なお、３４゜は
出力バッファ回路である。
出力バッファ回路である。
上記構成のメモリ装置において、コモンデータ５線１７
．１８．３２．３３の微少信号を増幅するセンス増幅。
．１８．３２．３３の微少信号を増幅するセンス増幅。
器２３及び出力バッファ回路３４として、従来、第２゜
図に示す回路が用いられてきた。図において２４．。
図に示す回路が用いられてきた。図において２４．。
２５はセンス増幅器２３の入力端子で、コモンデータ。
線（第１図１７．１８．３２．３３ ）からの信号が入
力されｌ。
力されｌ。
る。３５．３６は入力端子２４．２５の微少な差動電位
を受ける１対のＮ型ＭＯ３Ｔ （以下ＮＭＯ８Ｔと略記
する）で、３７．３８はＰ型ＭＯ３Ｔ （以下ＰＭＯ３
Ｔと略記する）で負荷（負荷用素子）となっている。Ｐ
ＭＯ８Ｔ３８のゲートとソースは共通接続され定電流源
として１．。
を受ける１対のＮ型ＭＯ３Ｔ （以下ＮＭＯ８Ｔと略記
する）で、３７．３８はＰ型ＭＯ３Ｔ （以下ＰＭＯ３
Ｔと略記する）で負荷（負荷用素子）となっている。Ｐ
ＭＯ８Ｔ３８のゲートとソースは共通接続され定電流源
として１．。
動作するがＰＭＯ５Ｔ３８のゲート、すなわち、ソース
電位（節点３９）がＰＭＯ３Ｔ３７のゲート電圧となっ
て、そのソース端（節点４０）に正帰還をかけている。
電位（節点３９）がＰＭＯ３Ｔ３７のゲート電圧となっ
て、そのソース端（節点４０）に正帰還をかけている。
イマ、入力端子２４，２５ニソレソレｖＣＣ−ｖｔｈ、
２゜Ｖｃｃ−Ｖｔｈ−Δ■の電位が与えられるものとす
る。
２゜Ｖｃｃ−Ｖｔｈ−Δ■の電位が与えられるものとす
る。
但しＶｃｃ ：電源電圧、Ｖｔｈ：例えば第１図のＮＭ
Ｏ３Ｔ２８のしきい電圧、ΔＶ：メモリセルがアク。
Ｏ３Ｔ２８のしきい電圧、ΔＶ：メモリセルがアク。
セスされた時に生ずる微小電位差（以下において。
も同様とする）である。そのとき節点３９は高電位５に
移行し、ＰＭＯ３Ｔ３７に流れる電流を減少せしめ、。
移行し、ＰＭＯ３Ｔ３７に流れる電流を減少せしめ、。
節点（センス増幅器の出力端子） ４０の電位をより。
低下させる。ＮＭＯ３Ｔ４１は、そのゲート端子４２が
。
。
起動パルスによって高電位になった時だけ動作状。
態とするスイッチである。このようにしてセンスｌ。
増幅器の出力端子４０には信号が出力され、その信。
号はインバータ回路４３．４４によりさらに増幅され、
。
。
出力バッファ回路３４に伝達される。
出力バッファ回路３４は出力トランジスタ４．５ 、４
６、。
６、。
書き込み信号とチップセレクト信号で作られる信１５号
ＷＥ−Ｃ３で制御されるロジック部４７，４８、インバ
ータ回路４９．５０で構成され、センス増幅器２３の出
力信号がインバータ回路４３を介して得られる信。
ＷＥ−Ｃ３で制御されるロジック部４７，４８、インバ
ータ回路４９．５０で構成され、センス増幅器２３の出
力信号がインバータ回路４３を介して得られる信。
号５１と、さらにインバータ回路４４を介して得られる
信号５２の２つの信号が入力される。なお、５３は１１
、・ ３ ・ 上記出力バッファ回路３４の出力端子である。
信号５２の２つの信号が入力される。なお、５３は１１
、・ ３ ・ 上記出力バッファ回路３４の出力端子である。
上記構成のセンス増幅器及び出カッ＜・ソファ回路。
を備えた従来のスタテイ・ツク型ＭＯＳメモリ装置。
は、高速化に種々の問題点があった。すなわち、。
■ センス増幅器２３から１本の出力線しか出て。
いないため、出力バッファ回路３４への２本の入力信号
５１．５２をインバータ回路を介して作る必要カイ。
５１．５２をインバータ回路を介して作る必要カイ。
あること。
■ ２本の入力信号５１．５２間に必然的に遅延が。
生シ、出力トランジスタ４．５．４６への入力信号５４
，１６５５の位相を合わせ、上記出力トランジスタ４５
．４６゜で費される貫通電流を減らすためには、ロジッ
ク。
，１６５５の位相を合わせ、上記出力トランジスタ４５
．４６゜で費される貫通電流を減らすためには、ロジッ
ク。
部４７．４８及びインバータ回路４９．５０で位相を合
わせる必要があり、回路設計が複雑になること。 。
わせる必要があり、回路設計が複雑になること。 。
■ 出力トランジスタの入力信号５４ 、５５の位相１
゜を合わせる必要性から、必然的に信号５１に比べ遅い
信号５２で全体の遅延時間が決まってくること。。
゜を合わせる必要性から、必然的に信号５１に比べ遅い
信号５２で全体の遅延時間が決まってくること。。
このような種々の問題点があった。
本発明の目的は、上記の問題点を解消し、高速１２．。
・ ４ ・
で動作するスタティック型ＭＯＳメモリ装置を提供する
ことにある。
ことにある。
上記の目的を達成するために本発明の装置にお。
いては、センス増幅器の増幅回路部を、従来２つ５の入
力端子の微小な差動電位を受ける一対の ３ＮＭＯ３
Ｔと、その負荷となる２つのＰＭＯ３Ｔから構。
力端子の微小な差動電位を受ける一対の ３ＮＭＯ３
Ｔと、その負荷となる２つのＰＭＯ３Ｔから構。
成された増幅回路（第２図に破線で囲んで示した。
部分）５６を２組対称に接続して構成した。従って、本
発明のセンス増幅器は出力端子を２つ備えるこ、。
発明のセンス増幅器は出力端子を２つ備えるこ、。
とになり、それぞれから出力される波形の位相が。
整い、従来の問題点が全て解消し、高速のメモリ。
動作が実現できる。
以下本発明を実施例によって詳細に説明する。１゜第３
図は本発明のメモリ装置に使用するセンス。
図は本発明のメモリ装置に使用するセンス。
増幅器及び出力バッファ回路の一構成例を示す回。
略図である。図において前出のものと同−符号及。
び同一記号のものは同一または均等部分を示すも。
のとし、説明は適宜省略する。３５．３６及び３５’、
３６’ −はそれぞれ微小な差動電位を受ける一対の
ＮＭｏ５Ｔで、３７．３８及び３７’、 ３８’は負荷
となる 。
３６’ −はそれぞれ微小な差動電位を受ける一対の
ＮＭｏ５Ｔで、３７．３８及び３７’、 ３８’は負荷
となる 。
ＰＭＯ３Ｔである。すなわち、第２図に破線で囲ん、で
示した部分５６が２組対称に接続されている。 。
示した部分５６が２組対称に接続されている。 。
Ｐ ＭＯＳ Ｔ ３８ 、３８’はいずれもゲートとソ
ースが共通。
ースが共通。
接続され定電流源として動作し、ＰＭＯ８Ｔ３７と３８
．。
．。
３７′と３８′で正帰還がか＼るため、高速のスイッチ
。
。
ングを行なうことができる。ＮＭＯ５Ｔ４１は、その。
ゲート端子４２が高レベル（°“ｌ′°）の時だけ動作
状態。
状態。
とするスイッチである。上記構成のセンス増幅器１゜は
２つの出力端子４０．４０’を有し、そこからの出力信
号はそれぞれ並列に設けたインバータ回路５７゜５８に
導かれて増幅され、出力バッファ回路３４に伝達される
。
２つの出力端子４０．４０’を有し、そこからの出力信
号はそれぞれ並列に設けたインバータ回路５７゜５８に
導かれて増幅され、出力バッファ回路３４に伝達される
。
出力バッファ回路３４の構成は第２図に示した従１゜来
のものと同一の回路構成でよいので説明は省略する。な
お、インバータ回路４９．５０は出力トランジスタ４５
．４６を高速にドライブするためのものである。以下動
作を説明する。
のものと同一の回路構成でよいので説明は省略する。な
お、インバータ回路４９．５０は出力トランジスタ４５
．４６を高速にドライブするためのものである。以下動
作を説明する。
センス増幅器の入力端子２４．２５にそれぞれｖＣＣ−
２゜Ｖｔｈ、 Ｖｃｃ−Ｖｔｈ−ΔＶの電位が与えられ
ると節点３９゜は高電位側に引っばられてＰＭＯ３Ｔ３
７に流れる電。
２゜Ｖｔｈ、 Ｖｃｃ−Ｖｔｈ−ΔＶの電位が与えられ
ると節点３９゜は高電位側に引っばられてＰＭＯ３Ｔ３
７に流れる電。
流を減少させるように働き、入力端子２４に与えら。
れた電位状態で導通状態にあるＮＭＯ３Ｔ３５のチャ。
ネルコンダクタンスとＰＭＯ３Ｔ３７のチャネルコン。
ダクタンスの比でセンス増幅器の出力端子４０の電。
位は低レベルとなる。他方の出力端子４０′は上述。
した動作と全く逆の動作を行なうため高レベルへ。
と移行する。このように出力端子が２つあるので、。
位相が整った出力波形が得られ、それが並列配置、。
されたインバータ回路５７．５８を介して出力バッファ
回路３４に入力される。
回路３４に入力される。
第４図は本発明のセンス増幅器部の第２の実施例を示す
回路構成図である。第３図に示した本発明のセンス増幅
器の入力端子２５．２４と出力端子４０゜５ ４０′間にそれぞれコンデンサ５９．６０を接続して構
成した。入力端子２４．２５の電位（コモンデータ線の
電位）が互に逆の電位レベルへ移動しようとする遷移時
に、上記コンデンサ５９．６０の容量結合に。
回路構成図である。第３図に示した本発明のセンス増幅
器の入力端子２５．２４と出力端子４０゜５ ４０′間にそれぞれコンデンサ５９．６０を接続して構
成した。入力端子２４．２５の電位（コモンデータ線の
電位）が互に逆の電位レベルへ移動しようとする遷移時
に、上記コンデンサ５９．６０の容量結合に。
よって、それぞれ出力端をより高レベルあるいは、。
づ・
より低レベルへ押し上げるもので、高速動作に大。
きく寄与するものである。
第５図はセンス増幅器の動作波形を示したもの。
で、同図ｆａ）は本発明、ｔｂ）は従来のセンス増幅器
の。
の。
入出力波形図である。図において、点線はコモン。
データ線からのセンス増幅器部への入力波形、実。
線がセンス増幅器の出力波形である。増幅回路自。
体の遅延時間は本発明のものは２ｎＳ程度であり、。
従来回路（第２図）の出力波形に比べて高速とな。
す、かつ０．３Ｖの入力電圧振幅を約２．５■に増幅し
１゜ていることが分かる。
１゜ていることが分かる。
第５図（ａ）におけるＡ及びＢは、第４図で示したコン
デンサ５９．６０によるカップリングの効果によるもの
で、スイッチング時に出力振幅を大きくとり、次段の回
路の動作速度を速めることができる。
デンサ５９．６０によるカップリングの効果によるもの
で、スイッチング時に出力振幅を大きくとり、次段の回
路の動作速度を速めることができる。
以上説明したように、本発明によれば位相の整ったセン
ス増幅器部出力が出力バッファ回路に入力されるため、
従来問題となっていた回路設計の複雑さ、遅延時間の増
大もなく、高速に動作する・ ８ ・ メモリ装置が得られる。なお、コモンデータ線に寄生す
る容量による遅延時間の増大を防ぐため、。
ス増幅器部出力が出力バッファ回路に入力されるため、
従来問題となっていた回路設計の複雑さ、遅延時間の増
大もなく、高速に動作する・ ８ ・ メモリ装置が得られる。なお、コモンデータ線に寄生す
る容量による遅延時間の増大を防ぐため、。
センス増幅器を複数個コモンデータ線の分割に応。
じて用い、その内の１個だけを活性化して出力信号を取
り出す方法を取ることもでき、その場合に。
り出す方法を取ることもでき、その場合に。
は、第３図に示したインバータ回路例えば、５７．。
５８を選択のロジック部に置きかえればよい。
第１図は従来のメモリ装置の一例を示す要部構成図、第
２図及び第３図はそれぞれ従来及び本発０ 明のセンス増幅器部及び出力バッファ回路部の構成を示
す回路図、第４図は本発明のセンス増幅器部の第２の実
施例の構成を示す回路図、第５図（ａ）及び（ｂｌはそ
れぞれ本発明及び従来のセンス増幅器の動作波形図であ
る。 １．２・・・メモリセル群（メモリプレーン）３・・・
単位回路（メモリセル） １２・・・デコーダ １７、１８．３２．３３・・・コモンデータ線２３、里
・・・センス増幅器 ２４．２５・・・センス増幅器の入力端子３４．３４・
・・出力バッファ回路 ３５、３６．３５’、 ３６’・・・差動形ペアを構成
する素子３７、３８．３７’、 ３８’・・・負荷用素
子４０．４０’・・・センス増幅器の出力端子５６・・
・増幅回路 代理人弁理士 中村純之助 矛 １ 図 ｒｒ ・ １１ ・ 才２自 十３図 第１頁の続き ０発 明 者 神垣良昭 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 萩原吉宗 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 酒井芳男 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 武田英次 国分寺市東恋ケ窪−・下目２８０番 地株式会社日立製作所中央研究 所内 ５０９−
２図及び第３図はそれぞれ従来及び本発０ 明のセンス増幅器部及び出力バッファ回路部の構成を示
す回路図、第４図は本発明のセンス増幅器部の第２の実
施例の構成を示す回路図、第５図（ａ）及び（ｂｌはそ
れぞれ本発明及び従来のセンス増幅器の動作波形図であ
る。 １．２・・・メモリセル群（メモリプレーン）３・・・
単位回路（メモリセル） １２・・・デコーダ １７、１８．３２．３３・・・コモンデータ線２３、里
・・・センス増幅器 ２４．２５・・・センス増幅器の入力端子３４．３４・
・・出力バッファ回路 ３５、３６．３５’、 ３６’・・・差動形ペアを構成
する素子３７、３８．３７’、 ３８’・・・負荷用素
子４０．４０’・・・センス増幅器の出力端子５６・・
・増幅回路 代理人弁理士 中村純之助 矛 １ 図 ｒｒ ・ １１ ・ 才２自 十３図 第１頁の続き ０発 明 者 神垣良昭 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 萩原吉宗 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 酒井芳男 国分寺市東恋ケ窪−丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 武田英次 国分寺市東恋ケ窪−・下目２８０番 地株式会社日立製作所中央研究 所内 ５０９−
Claims (1)
- 【特許請求の範囲】 複数のメモリセルを配列したメモリプレーンと６上記メ
モリセルをアクセスするためのデコーダと、。 アクセスされたメモリセルからの出力信号が集ま。 るコモンデータ線と、−上記コモンデータ線に集ま。 った信号を増幅するためのセンス増幅器を具備シ。 てなるメモリ装置において、上記センス増幅器の。。 増幅回路部を差動入力を受ける一対の能動素子とその負
荷用素子とからなる増幅回路を２組対称に接続して構成
し、センス増幅器の出力端子を２つ設けさせることによ
りそれぞれから出力される信号波形の位相を整えること
を特徴とするメモリ装置５置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016106A JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016106A JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006004A Division JPH023179A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
| JP1006003A Division JPH023178A (ja) | 1989-01-17 | 1989-01-17 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139193A true JPS59139193A (ja) | 1984-08-09 |
| JPH0259559B2 JPH0259559B2 (ja) | 1990-12-12 |
Family
ID=11907260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016106A Granted JPS59139193A (ja) | 1984-02-02 | 1984-02-02 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
| JPS53149733A (en) * | 1977-06-01 | 1978-12-27 | Toshiba Corp | Mos dynamic memory device |
-
1984
- 1984-02-02 JP JP59016106A patent/JPS59139193A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528734A (en) * | 1975-07-02 | 1977-01-22 | Fairchild Camera Instr Co | Differential sensing amplifier |
| JPS53149733A (en) * | 1977-06-01 | 1978-12-27 | Toshiba Corp | Mos dynamic memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259559B2 (ja) | 1990-12-12 |
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