JPH0322038A - タイミング・ベリフィケーション処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 論理シミュレーションにおけるタイミング・ベリフィケ
ーション処理方式に関し、 タイミングのチェックを高速かつ効率的に処理できるよ
うにすることを目的とし、 チェックプリξティブが組み込まれたモデル回路に論理
シミュレーシヲンを実行することでタイミングを検証す
る処理方式において、モデル回路の各ネット毎に最も現
時刻の近くで発生したイベントの発生時刻を管理するイ
ベントメモリと、チェックプリミティブの各入力ネット
毎にどの入力ネットを検索すればよいのかを管理する検
索テーブルと、チェックプリミティブの入力ネットにイ
ベントが発生するときに、検索テーブルに従ってイベン
トメモリを検索することで１つ又は複数のイベント発生
時刻を特定する手段と、特定される発生時刻と現時刻と
の遷移時刻差を算出する手段と、算出される遷移時刻差
から１つ又は複数のタイミング時刻差を求めて対応する
基準値と比較することでタイミングの異常を検出する手
段とを備えるよう構威する。

〔産業上の利用分野〕

本発明は、設計された論理回路のタイミングを検証する
ための論理シミュレーションにおけるタイミング・ベリ
フィケーション処理方式に関し、特に、タイミングのチ
ェックを高速かつ効率的に処理できるようにするタイ稟
ング・ベリフィケーション処理方式に関するものである
。

論理シミュレーションでは、設計された論理回路のパル
ス幅が十分なものであるのか否かや、セットアップ時間
が十分なものであるのか否かや、ホールド時間が十分な
ものであるのか否かや、ディレイオーバとなっているの
か否かや、レーシングとなっているのか否か等のタイミ
ングのチェック処理を行うことになる．このタイ５ング
のチェック処理は、高速かつ効率的に実行されるよう構
成していく必要がある。

〔従来の技術〕

従来では、論理シミュレーションにおけるタイミングの
チェック処理は、チェック項目毎の検証処理を実行する
プリミティブを設けるよう構威して、個々のプリξティ
ブに従ってタイミングのチェックを実行するよう構戒し
ていた。ここで、ブリミティプとは、論理ハードロジッ
クの基本単位に相当するもので、入力と出力との演算関
係が定義されることでシミュレーション演算の基本単位
をなすものである。

〔発明が解決しようとする課題〕

しかしながら、このような従来技術では、個々のプリミ
ティブに従ってタイミングのチェックを行うことから、
ソフト的にはシξユレーション処理時間が増大するとい
う問題点があるとともに、ハード的には物量が増大する
という問題点があった．従って、論理シミュレーション
におけるタイミングのチェック処理を高速で実行できな
いとともに、効率的に実行できないという問題点があっ
たのである． 本発明はかかる事情に鑑みてなされたものであって、設
計された論理回路のタイミングを高速かつ効率的に実行
できるようにする新たなタイミング・ベリフィケーショ
ン処理方式の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構或図である。

図中、ｌはシξユレーションエンジンであって、ハード
ウェアにより構或されて本発明を実装するもの、ｌＯは
シ旦ユレーション実行手段であってイベントドリプン法
に従って論理回路のシξユレーシッン処理を実行するも
の、１１はモデル回路管理手段であって、論理回路にチ
ェックプリミティブを組み込むことで作威されるタイミ
ングチェックモデル回路についての回路記述データ（回
路接続や遅延データや演算種別等）を管理するもの、ｌ
２はタイムホイールであって、論理回路の遅延動作に従
って発生することが予定される内部イベントを管理する
もの、ｌ３は入力パターン管理手段であって、論理回路
の入力段に入力される外部イベントの時系列データを管
理するもの、１４はタイミングチェック実行手段であっ
て、チェックプリ旦ティブのシミュレーション演算を実
行することで論理回路のタイミングの検証処理を実行す
るもの、１５はイベントメモリであって、タイミングチ
ェックモデル回路の各ネット毎に、最も現時刻の近くで
発生したイベントの発生時刻を管理するもの、ｌ６は入
力イベントフラグメモリであって、タイミングチェック
モデル回路の各ネット毎に、現時刻においてイベントが
発生しているのか否かを管理するもの、ｌ７は検索テー
ブルであって、チェックプリミティブの各入力ネット毎
に、入力ネットの内のどの入力ネットを検索すればよい
のかを管理するもの、ｌ８は前イベント発生時刻特定手
段であって、検索テーブルｌ７に従ってイベントメモリ
ｌ５を検索することで１つ又は複数の対応するイベント
発生時刻を特定するもの、ｌ９は減算手段であって、前
イベント発生時刻特定手段ｌ８により特定されるイベン
ト発生時刻と現時刻との遷移時刻差を算出するもの、２
ｏはラッチ手段であって、減算手段ｌ９により求められ
る遷移時刻差を保持するもの、２１はクイごング判定手
段であって、ラッチされる遷移時刻差からタイミングの
検証のために必要となるタイ逅ング時刻差を求めて基準
チェックと比較することでタイミングの異常を検出する
ものである。

〔作用〕

本発明では、シミュレーション実行手段１０は、モデル
回路管理手段１１、タイムホイール１２及び入力パター
ン管理千段１３を参照しながらタイくングチェックモデ
ル回路に対して論理シミュレーシ３ンを実行していくこ
とで、タイミングチェックモデル回路の各ネットにおけ
る現時刻のイヘントの発生状態を求めると、イベントメ
モリ１５及び入力イベントフラグメモリｌ６を更新して
タイミングチェック実行千段ｌ４を起動する。

このようにして起動されると、タイ逅ングチェック実行
手段ｌ４の前イベント発生時刻特定手段ｌ８は、先ず最
初に、入力イベントフラグメモリ１６を参照することで
現時刻において入力ネットにイベントの発生したチェッ
クプリミティブを検出する。次に、このチェックプリξ
ティブのイベントの発生した入力ネットをキーにして検
索テーブルｌ７を検索することで、イベントの発生した
入力ネットに関係付けられる１つ又は複数の入力ネット
を検索し、続いて、この検索された１つ又は複数の人カ
ネットをキーにしてイベントメモリｌ５を検索すること
で、１つ又は複数の対応するイベント発生時刻を特定し
て読み出す．イベントメモリｌ５から１つ又は複数の対
応するイベント発生時刻が読み出されると、減算手段ｌ
９は、現時刻との差分値を算出することで遷移時刻差を
求めてラッチ手段２０に格納する。そして、タイ果ング
判定手段２１は、ラッチ手段２０に格納されている遷移
時刻差を直接使用するとか、あるいは格納されている遷
移時刻差の間で差分値を算出するとかして、論理回路の
タイミングの検証のために必要となる１つ又は複数のタ
イミング時刻差を求めるとともに、この求められたタイ
ミング時刻差を対応する基準値と比較することでタイミ
ングの異常の有無を検出して、チェックブリξティブの
出力として出力する。

このように、本発明によれば、１つのチェックプリミテ
ィブに従って複数の種類のタイミングの検証を実現でき
るようになることから、論理シミュレーションにおける
タイ藁ングの検証処理を高速かつ効率的に処理できるよ
うになるのである。

〔実施例〕

以下、実施例に従って本発明を詳細に説明する。

第２図に、本発明を実装するシξユレーションエンジン
のシステム構戒を示す。図中、ｌがシミュレーションエ
ンジン、２はシξユレーションエンジン１を起動するた
めに設けられるワークステーション、３はシミュレーシ
ョンエンジンｌとワークステーション２との間を接続す
るバスである．シξエレーションエンジンｌは、コント
ロールプロセッサＩＱＩ，インプットプロセッサ１０２
、ゲートプロセッサ１０３〜１０６、アウトプットプロ
セッサ１０７及び内部バス１０８から構戒される。

このコントロールプロセッサ１０１は、ワークステーシ
ョン２から設定される外部イベント等のインタフェース
制御を実行するとともに、インプットプロセッサ１０２
、ゲートプロセッサ１０３〜１０６及びアウトプットプ
ロセッサ１０７の制御を実行し、インプットプロセッサ
１０２は、シミュレーション処理の時間管理機能を備え
て、現時刻における内部イベント（タイムホイールに登
録されているイベント）及び外部イベントの続出処理を
実行し、ゲートプロセッサ１０３は、インプットプロセ
ッサ１０２により読み出される全イベントに従ってシξ
ユレーション対象の論理回路のネット値を更新し、ゲー
トプロセッサ１０４は、ファンアウト展開を実行し、ゲ
ートプロセッサ１０５は、ファンイン抽出を実行し、ゲ
ートプロセッサ１０６は、ゲートプロセッサ１０５から
供給されるネット番号とネット値とからゲートの論理演
算を実行し、アウトプットプロセッサ１０７は、イベン
トデータの作戒処理を実行する．本発明では、第１図で
も説明したように、シξユレーション演算の基本単位と
なるプリξティブの１つとして複数の検査項目に関して
のタイミングの検証処理を行うチェックプリミティブを
定義して、この定義したチェックプリミティブをシミュ
レーション対象の論理回路に組み込むことでタイミング
チェックモデル回路を作戒するとともに、この作威され
たタイミングチェックモデル回路に対して論理シミュレ
ーションを実行することで論理回路のタイミングの検証
を効率的に実行するよう構威するものである。これから
、タイ稟ングの検証処理は、シミュレーション演算の処
理の１つとしてゲートプロセッサ１０６によって実行さ
れることになる。

第３図に、２回路のラッチ系に対して定義されるチェッ
クプリ逅ティブを図示するとともに、第４図に、ラッチ
回路Ａとラッチ回路Ｂという２回路のラッチ系に対して
このチェックプリミティブを組み込むことで作威される
タイ旦ングチェックモデル回路を図示する。この図に示
すように、チェックプリミティブは、タイミングの検証
を必要とする論理回路単位に対応させて用意されて、組
み込まれる論理回路単位の入出力ネットを入力とし、他
の論理回路単位に接続されない検証端子を出力とするも
ので、組み込まれる論理回路単位の機能に従って定義さ
れるタイミングの検証処理の演算機能が割り付けられる
ものである．以下、説明の便宜上、この２回路のラッチ
系に対して定義される第３図のチェックプリミティブを
チェックプリミティブ４として識別することにする．こ
の割り付けられる検証処理の演算機能に従って、チェッ
クブリくティブ４は、２回路のラッチ系が検証を必要と
しているセットアップ時間、ホールド時間、パルス幅、
レーシング、ディレイオーバといったタイミングの検証
処理を１つのチェックプリξティブ４により実行するよ
う処理することになる。第５図に、これらのセットアッ
プ時間、ホールド時間、パルス幅、レーシング、ディレ
イオーバについての正常／異常の判断内容を図示する．
図中、例えば、 ＣＬＫＩ−ＤＩ は、現時刻にチェックプリミティブ４の“’ＣＬＫ１”
ネットにイベントが発生するときに、現時刻とチェック
プリξティブ４の“Ｄ１″ネットの最も現時刻の近くで
発生したイベント発生時刻との時刻差を算出することを
示しており、“”ＣＬＫＩ（Ｈ）”はチェックプリξテ
ィブ４の“’ＣＬＫＩ”ネットの立ち上がりのイベント
、“Ｃ　Ｌ　Ｋ　ｌ　（Ｌ）”はチェックプリミティブ
４の“ＣＬＫＩ″ネットの立ち下がりのイベントを示し
ている．次に、第３図のチェックプリミティブ４に割り
付けられるタイミングの検証処理の演算機能を実現する
ための実施例について詳細に説明する。

第６図及び第７図にこの実施例構戒を示す。ここで、第
６図の実施例は、第５図の（１）ないし（３）に判断基
準を示したセットアップ時間、ホールド時間、パルス幅
についての検証処理を実現するため？実施例であり、第
７図の実施例は、第５図の（４）ないし（６）に判断基
準を示したレーシング、ディレイオーバ、セットアップ
時間についての検証処理を実現するための実施例である
。

最初に、第６図の実施例について説明する。図中、ｌ５
は第１図で説明したイベントメモリ、ｌ６は第１図で説
明した入力イベントフラグメモリ、１７ａは第１図で説
明した検索テーブルｌ７に対応するタイミングチェック
テーブルである．イベントメモリ１５は、第８図に示す
ように、最も現時刻の近くで発生したイベントの発生時
刻であるＴ■を、タイミングチェックモデル回路の例え
ば５０万ゲート分の各ネット毎に管理する。また、この
イベントメモリｌ５は、Ｔ．ｃ以外にも、論理シミュレ
ーション処理のために必要とされるセットリングのイベ
ント時刻やトランジションのイベント時刻等も管理す名
． 入力イベントフラグメモリｌ６は、第９図に示すように
、現時刻において各入力ネットにイベントが発生してい
るのか否かをイベントの種別（立？上がり・立ち下がり
）とともに管理する。ここで、この第９図の実施例では
、タイミングチェックモデル回路が例えば４入力を基本
とする論理回路に従って構威されていることを想定して
いる。

タイ果ングチェックテーブル１７ａは、第ｌＯ図に示す
ように、現時刻においてチェックプリξティブ４の入カ
ネットにイベントが発生するときに、イベントメモリｌ
５からそのチェックプリミティブ４のどの入力ネットの
ｒ　ｐｃを読み出せばよいのかということを管理する。

ここで、図中では現時刻をＴｃで示してある．具体的に
説明するならば、現時刻において“Ｃ　Ｌ　Ｋ　ｌ　”
ネットにイヘントが発生するときには、このタイミング
チェックテーブル１７ａに従って、イベントメモリ１５
から″ＣＬＫＩ’ネットのＴＩ，ｃと、”ＤＩ”ネット
のＴ，ｃとが読み出されることになる。更に詳細に説明
するならば、このタイミングチェックテーブル１７ａは
、第１１図に示すように、読み出されるＴ■が如何なる
タイミングの検証処理に係るものであるのかも管理して
いる。すなわち、現時刻において“ＣＬＫＩ”ネットに
イベントが発生することで“Ｃ　Ｌ　Ｋ　１　”ネット
のＴＩ，ｃが読み出されるときには、“ＣＬＫ　１”ネ
ットのパルス幅の検証が実行されることになることを意
味し、また、現時刻において゛Ｃ　Ｌ　Ｋ　１　”ネッ
トにイベントが発生することで“Ｄｌ”ネットのＴ　ｐ
Ｃが読み出されるときには、ラッチ回路Ａのセットアッ
プ時間の検証が実行されることになることを意味してい
るということも管理することになる． 以上に説明したタイミングチェックテーブル１７ａの管
理内容から分かるように、第１０図のタイミングチェッ
クテーブル１７ａの該当する箇所にフラグを立てるか否
かで処理対象と．なるチェックブリξティブ４に関して
のタイξ冫グの検証項目が決定されることになる。これ
から、ワークステーション２は、例えば、セットアップ
時間、ホールド時間等を表示する第１２図に示すような
設定画面をディスプレイ画面上に表示させて、オペレー
タに対してタイミングの検証項目を設定させるよう処理
することになる。

？６図に戻って説明するならば、３０は入力ネットアド
レスメモリであって、各チェックプリ果ティプ４の人カ
ネットについてのｒ　ｐ　ｃ情報がイベントメモリ１５
のどのアドレスに格納されているのかを管理するもの、
３１は４個のレジスタからなる入カネットアドレスレジ
スタであって、入力ネットアドレスメモリ３０から読み
出される処理対象のチェックプリミティブ４の入力ネッ
トのアドレス情報を格納するもの、３２はマルチプレク
サであって、入力ネットアドレスレジスタ３ｌのいずれ
か１つを選択してイベントメモリｌ５からＴ■情報を読
み出すもの、３３はタイミングチェック制御部であって
、タイ逅ングチェックテーブル１７ａに従ってマルチプ
レクサ３２を制御することでイベントメモリｌ５から読
み出すｒ　ｐｃ情報の制御を実行するもの、３４はＴ，
レジスタであって、現時刻Ｔ，を格納するもの、３５は
Ｔｐｃレジスタであって、イベントメモリ１５から読み
出されるイベントの発生時刻であるＴ■を格納するもの
、３６は減算器であって、ＴＣレジスタ３，４のＴｃと
Ｔ　ｐ　ｃレジスタ３５のＴ　ｐｃとの差分値を算出し
て遷移時刻差を求めるもの、３７は遷移時刻差レジスタ
であって、減算器３６により求められた遷移時刻差を格
納するもの、３８はタイ【ング基準値メモリであって、
タイミングの検証処理のために必要となるセットアップ
時間、ホールド時間及びパルス幅の基準値を、タイ旦ン
グチェックモデル回路の各ネット対応で管理するもの、
３９はコンパレータであって、遷移時刻差レジスタ３７
の遷移時刻差とタイ旦ング基準値メモリ３８から読み出
される対応の基準値とを比較することで、タイミングの
検証処理を実行するもの、４０は判定レジスタであって
、コンパレータ３９の判定結果を格納するものである。

タイミングチェックモデル回路に対しＴ／）論理シミュ
レーションが実行されることで、イベントメモリ１５に
現時刻におけるｒ　ｐ　ｃ情報が格納されるとともに、
入力イベントフラグメモリ１６に現時刻におけるイベン
トの発生情報が格納されると、タイミングチェック制御
部３３は、先ず最初に、入力イベントフラグメモリ１６
を参照することで現時刻において入力ネットにイベント
の発生したチェックプリミティブ４を検出してその１つ
を特定するとともに、この特定されたチェックプリくテ
ィブ４を入力ネットアドレスレジスタ３１に通知するこ
とで、入力ネットアドレスレジスタ３１に特定されたチ
ェックプリミティブ４の入力ネットに関してのアドレス
情報を格納する。

次に、タイミングチェック制御部３３は、この特定した
チェックプリミティブ４のイベントの発生した入力ネッ
トをキーにしてタイミングチェックテーブル１７ａを参
照することで、イベントの発生した入力ネットに関係付
けられる１つ又は複数の入力ネットを検索する．この検
索処理により、第ｌＯ図の例で説明するならば、現時刻
において“ＣＬＫＩ”ネットにイベントが発生するとき
には、“ＣＬＫＩ”ネットと“Ｄ１″ネットとが検索さ
れることになる。続いて、タイミングチェック制御部３
３は、この検索された１つ又は複数の入力ネットに対応
する入力ネットアドレスレジス？３ｌを選択すべくマル
チブレクサ３２を制御することで、イベントメモリｌ５
から該当するＴ■情報を読み出してＴ　ｐｃレジスタ３
５に順次格納していく処理を行う。

このようにしてＴＩ，ｃレジスタ３５にＴ　ｐｃ情報が
格納されると、減算器３６は、順次読み出されるＴｐｃ
毎に、 Ｔｃ−Ｔ，ｃ を算出することで遷移時刻差を求めて遷移時刻差レジス
タ３７に格納し、コンパレータ３９は、この遷移時刻差
レジスタ３７の遷移時刻差と、タイ處ング基準値メモリ
３８から読み出される対応する基準値とを比較すること
でタイミングの検証処理を実行する。この処理により、
第５図の（１）ないし（３）に判断基準を示したセット
アップ時間、ホールド時間、パルス幅についての検証処
理が実行されることになる。

次に、第５図の（４）ないし（６）に判断基準を示した
レーシング、ディレイオーバ、セットアップ時間につい
ての検証処理を実現するための第７図の実施例について
説明する。

図中、３７ａはＳＫＥＷ値レジスタであって、減算器３
６により求められるＳＫＥＷ値を格納するもの、３７ｂ
はＤＥＬＡＹ値レジスタであって、減算器３６により求
められるＤＢ’ＬＡＹ値を格納するものである。ここで
、ＳＫＥＷとＤＥＬＡＹとは、第５図中にも示すように
、 ＤＥＬＡＹ＝Ｄ２−ＣＬＫ　Ｉ ＳＫＥＷ　　＝ＣＬＫ２−ＣＬＫＩ で定義されるものである．３８ａはタイミング基準値メ
モリ３８を構或するホールド時間基準値メモリであって
、ラッチＢに関してのホールド時間の基準値を格納する
もの、３８ｂはタイミング基準値メモリ３８を構威する
セットアップ時間基準値メモリであって、ラッチＢに関
してのセットアップ時間の基準値を格納するもの、４ｌ
は減算器であって、ＤＥＬＡＹ値レジスタ３７ｂのＤＥ
ＬＡＹ値とＳＫＥＷ値レジスタ３７ａ（７）ＳＫＥＷ値
との差分値を算出することでＤＦ値を求めるもの、４２
はＤＦ値レジスタであって、減算器４１により求められ
たＤＦ値を格納するもの、４３は基準値レジスタであっ
て、ホールド時間基準値メモリ３８ａ及びセットアップ
時間基準値メモリ３８ｂから読み出されるラッチＢに関
してのホールド時間及びセットアップ時間の基準値を格
納するもの、４４はコンパレー夕であって、ＤＦ４直レ
ジスタ４２のＤＦ値と基準値レジスタ４３から読み出さ
れるラッチＢに関してのホールド時間の基準値とを比較
するもの、４５は比較結果レジスタであって、コンバレ
ータ４４の比較結果を格納するもの、４６はコンバレー
タであって、ＤＦ値レジスタ４２のＤＦ値と基準値レジ
スタ４３から読み出されるラッチＢに関してのセットア
ップ時間の基準値とを比較するもの、４７は比較結果レ
ジスタであって、コンパレータ４６の比較結果を格納す
るもの、４８はレーシング異常判定処理部であって、比
較結果レジスタ４５の格納データからレーシング異常な
のか否かを判定するもの、４９はディレイオーバ判定処
理部であって、ＤＦ値レジスタ４２のＤＦ値と比較結果
レジスタ４７の格納データとからディレイオーバなのか
否かを判定するもの、５０はセットアンプ時間異常判定
処理部であって、ＤＦ値レジスタ４２のＤＦ値と比較結
果レジスタ４７の格納データとからセットアップ時間異
常なのか否かを判定するものである。

第６図の減算器３６に従ってＳＫＥＷ値レジスタ３１ａ
にＳＫＥＷ値が格納されるとともに、ＤＥＬＡＹ値レジ
スタ３７ｂにＤＥＬＡＹ値が格納されると、減算器４ｌ
は、格納されたＤＥＬＡＹ値とＳＫＥＷ値との差分値を
算出することでＤＦ値を求めてＤＦ値レジスタ４２に格
納する。一方、このとき、基準値レジスタ４３には、処
理対象となっているチェックプリごティブ４に係るラッ
チＢに関してのホールド時間の基準値とセットアップ時
間の基準値とが格納されるよう構威される。

このようにして、ＤＦ値レジスタ４２と基準値レジスタ
４３に必要なデータが格納されると、コンバレータ４４
は、ＤＦ値とラッチＢに関してのホールド時間の基準値
とを比較するとともに、その比較結果を比較結果レジス
タ４５に格納し、レーシング異常判定処理部４８は、そ
の比較結果に従ってレーシング異常であるのか否かを判
定する．そして、コンバレータ４６は、ＤＦ値とラッ千
Ｂに関してのセットアップ時間の基準値とを比較すると
ともに、その比較結果を比較結果レジスタ４７に格納し
、ディレイオーバ判定処理部４９は、その比較結果とＤ
Ｆ値の正負とを使って第５図の（５）の判断基準に従っ
てディレイオーパであるのか否かを判定し、セットアッ
プ時間異常判定処理部５０は、その比較結果とＤＦ値の
正負とを使って第５図の（６）の判断基準に従ってラッ
チ回路Ｂに関してのセットアップ異常であるのか否かを
判定する。これらの処理により、第５図の（４）ないし
（６）に判断基準を示したレーシング、ディレイオーバ
、セットアップ時間についての検証処理が実行されるこ
とになる。

このように、本発明によれば、２回路のラッチ系に関し
てのセットアップ時間、ホールド時間、パルス幅、レー
シング、ディレイオーバ等のタイミングの検証を１つの
チェックプリミティブ４に従って実行できるようになる
。

図示実施例について説明したが、本発明はこれに限定さ
れるものではない。例えば、２回路のラッチ系に適用が
限られるものではないのである。

〔発明の効果〕

以上説明したように、本発明によれば、１つのチェック
プリξティブに従って複数の種類のタイミングの検証を
実現できるようになることから、論理シξユレーション
におけるタイミングの検証処理を高速かつ効率的に処理
できるようになる。

【図面の簡単な説明】

第１図は本発明の原理構或図、 第２図はシミュレーションエンジンのシステム構威図、 第３図は２回路のラッチ系に対して定義されるチェック
プリごティプの説明図、 第４図は２回路のランチ系に対して作成されるタイミン
グチェックモデル回路の説明図、第５図は２回路のラッ
チ系のタイくングの検証処理の判断内容の説明図、 第６図及び第７図はタイミングの検証処理の演算機能を
実現するための一実施例、 第８図はイベントメモリのデータ構造の説明図第９図は
入力イベントフラグメモリのデータ構造の説明図、 第１０図及び第１１図はタイミングチェックテーブルの
データ構造の説明図、 第１２図はタイミングチェックテーブルの設定処理のた
めに表示する一覧表の説明図である。 図中、１はシミュレーションエンジン、２はワークステ
ーション、１０はシミュレーション実行手段、ｌ１はモ
デル回路管理手段、１２はタイムホイール、ｌ３は入力
パターン管理手段、１４はタイミングチェック実行手段
、ｌ５はイベントメモリ、１６は人カイベントフラグメ
モリ、１７は検索テーブル、１８は前イベント発生時刻
特定手段、ｌ９は減算手段、２０はラッチ手段、２１は
タイミング判定手段である。 ２回路のラッチ系のタイミングの検証処理の判断内容の
説明図第５図 第 ７ 図 イベントメモリのデータ構造の説明図 第　８　図 タイミングチェックテーブルのデータａ造の説明図（Ｉ
） 第１０図 ＳＥＣＯ−１ ０ ＳＥＣＩ　　−　　１ ０ ＳＥＣ２　−　　１ ０ ＳＥＣ３　−　１ ０ ＳＥＣ４　　−　１ ０ ＳＥＣ５　−　　１ ０ ＳＥＣ６　−　１ ０ ＳＥＣ７　−　　１ ０ ファン ファン ファ冫 ファン ファン ファン ファン ファ／ ファン ファノ ファン ファン ファン ファン ファ〉 ファン インＯ インＯ イン○ イン０ イン１ イン１ イン１ イン１ イン２ イン２ イン２ イン２ イン３ イン３ イン３ イン３ Ｒｉｓｅ Ｆａ　ＬＬ ［Ｖｅｎｔ Ｅｖｅｎｔ Ｒ　ｉｓｅ Ｆａ　ＬＬ Ｅｖｅｎｔ Ｅ　ｖｅｎｔ Ｒ　ｉｓｅ ＦａｔＬ Ｅｖｅｎｔ Ｅ　ｖｅｎｔ Ｒｉｓｅ ＦａＬＩ Ｅ　ｖｅｎｔ Ｅｖｅｎｔ 指定識別フラゲ 椙定識別フラグ 発生有詭別フラグ 発生、無諌別フラゲ 槓定識別フラグ 槓定謙別フラグ 発生有誠別フラグ 発生焦ｉｌｌ別フラグ 椙定識別フラグ 楢定識別フラグ 尭生有讃別フラグ 発生無訳別フラグ 精定欺別フラク゛ 猪定漱別フラグ 突主有識別フラグ Ｒ生焦坂別フラグ 入力イベントフラグメモリのデータ構造の説明図第　９
　図 タイミングチェックテーブルのデータ構造の説明図（Ｉ
Ｉ） 第１１図 タイミングチェックテーブルの設定処理のために表示す
る一覧表の説明図 第１２図

Claims (1)

1. 【特許請求の範囲】 タイミングの検証を必要とする論理回路単位に対応させ
   て用意されて、該論理回路単位の入出力ネットを入力と
   し、他の論理回路単位に接続されない検証端子を出力と
   するチェックプリミティブを定義するとともに、該チェ
   ックプリミティブを設計された論理回路に組み込むこと
   でタイミングチェックモデル回路を作成して、該タイミ
   ングチェックモデル回路に対して論理シミュレーション
   処理を実行することで、設計された論理回路のタイミン
   グを検証するタイミング・ベリフィケーション処理方式
   において、 上記タイミングチェックモデル回路の各ネット毎に、最
   も現時刻の近くで発生したイベントの発生時刻を管理す
   るイベントメモリ（１５）と、上記チェックプリミティ
   ブの各入力ネット毎に、該入力ネットの内のどの入力ネ
   ットを検索すればよいのかを管理する検索テーブル（１
   ７）と、論理シミュレーション処理に従い現時刻におい
   て上記チェックプリミティブの入力ネットにイベントが
   発生するときに、上記検索テーブルに従って上記イベン
   トメモリを検索することで１つ又は複数の対応するイベ
   ント発生時刻を特定する前イベント発生時刻特定手段（
   １８）と、 該特定されるイベント発生時刻と現時刻との遷移時刻差
   を算出する減算手段（１９）と、 該算出される遷移時刻差からタイミングの検証のために
   必要となる１つ又は複数のタイミング時刻差を求めると
   ともに、該タイミング時刻差を対応する基準値と比較す
   ることでタイミングの異常の有無を検出して、上記チェ
   ックプリミティブの検証端子の出力とするタイミング判
   定手段（２１）とを備えることを、 特徴とするタイミング・ベリフィケーション処理方式。