JPH03189872A - 論理検証方法 - Google Patents
論理検証方法Info
- Publication number
- JPH03189872A JPH03189872A JP1331918A JP33191889A JPH03189872A JP H03189872 A JPH03189872 A JP H03189872A JP 1331918 A JP1331918 A JP 1331918A JP 33191889 A JP33191889 A JP 33191889A JP H03189872 A JPH03189872 A JP H03189872A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- delay
- wiring
- delay time
- verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気回路、電子回路の設計における論理検証
に関し、特に、配線遅延を扱える論理検証方法に関する
ものである。
に関し、特に、配線遅延を扱える論理検証方法に関する
ものである。
第３図は、配線遅延を扱う従来の論理検証方法における
手順を示すフローチャートである。従来の論理検証方法
は、論理検証を行なう回路の各素子間の接続関係の記述
（以下「ネットリスト」という）を作成するネットリス
ト作成（ステップ１）と、配線要素に遅延時間を持たせ
るための遅延素子挿入（ステップ２）と、論理検証を行
なうための論理シミュレーションプログラムの実行（ス
テップ３）と、論理検証の結果を表示する検証結果表示
（ステップ４）との各手順から成る。
手順を示すフローチャートである。従来の論理検証方法
は、論理検証を行なう回路の各素子間の接続関係の記述
（以下「ネットリスト」という）を作成するネットリス
ト作成（ステップ１）と、配線要素に遅延時間を持たせ
るための遅延素子挿入（ステップ２）と、論理検証を行
なうための論理シミュレーションプログラムの実行（ス
テップ３）と、論理検証の結果を表示する検証結果表示
（ステップ４）との各手順から成る。
従来の論理検証方法を更に詳細に説明する。論理検証実
行時には、まずステップ１のネットリスト作成手順にお
いて、論理検証を行なう回路のネットリストを作成する
。その後、ステップ２の遅延素子挿入手順において、遅
延時間を持たせたい配線要素に対して、ステップ１で作
成したネットリスｌ−を変更することで、遅延素子を挿
入する。
行時には、まずステップ１のネットリスト作成手順にお
いて、論理検証を行なう回路のネットリストを作成する
。その後、ステップ２の遅延素子挿入手順において、遅
延時間を持たせたい配線要素に対して、ステップ１で作
成したネットリスｌ−を変更することで、遅延素子を挿
入する。
たとえば第２図の回路で、端子５から端子６、端子５か
ら端子７、端子５から端子８の配線要素に遅延時間を持
たせる場合、第４図に示すような遅延素子９〜１１をネ
ットリストの変更により挿入する。そして、その挿入し
た素子に対して、それぞれの配線要素の遅延時間を割り
当てることにより、疑似的に配線要素に遅延時間を持た
せることができる。遅延時間の挿入後、論理シミュレー
ションプログラムにより論理検証を行ない（ステップ３
）、検証結果を表示する（ステップ４）。なお、第３図
、第４図において、１２〜１５はノントゲート （ＮＯ
Ｔ ＧＡＴＥ）である。
ら端子７、端子５から端子８の配線要素に遅延時間を持
たせる場合、第４図に示すような遅延素子９〜１１をネ
ットリストの変更により挿入する。そして、その挿入し
た素子に対して、それぞれの配線要素の遅延時間を割り
当てることにより、疑似的に配線要素に遅延時間を持た
せることができる。遅延時間の挿入後、論理シミュレー
ションプログラムにより論理検証を行ない（ステップ３
）、検証結果を表示する（ステップ４）。なお、第３図
、第４図において、１２〜１５はノントゲート （ＮＯ
Ｔ ＧＡＴＥ）である。
従来の論理検証方法は以上のように構成されているので
、遅延素子挿入のためにネットリストを変更しなければ
ならず、そのため信号数、素子数が増加するという問題
があった。
、遅延素子挿入のためにネットリストを変更しなければ
ならず、そのため信号数、素子数が増加するという問題
があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、遅延素子挿入前のネットリスト
を変更することなく、各配線要素の遅延時間を与えるだ
けで、配線要素の遅延を扱う論理検証を行なえる論理検
証方法を得ることにある。
の目的とするところは、遅延素子挿入前のネットリスト
を変更することなく、各配線要素の遅延時間を与えるだ
けで、配線要素の遅延を扱う論理検証を行なえる論理検
証方法を得ることにある。
〔課題を解決するための手段）
このような目的を達成するために本発明は、電気回路、
電子回路をデジタル的に検証する際のシミュレーション
モデルとして、電気回路、電子回路を構成する配線要素
を１つの能動素子として扱い、配線要素に能動素子と同
様の遅延値を持つことを許すようにしたものである。
電子回路をデジタル的に検証する際のシミュレーション
モデルとして、電気回路、電子回路を構成する配線要素
を１つの能動素子として扱い、配線要素に能動素子と同
様の遅延値を持つことを許すようにしたものである。
〔作用］
本発明による倫理検証方法においては、端子から端子の
組合せで遅延値を持った論理検証を行なうことができる
。
組合せで遅延値を持った論理検証を行なうことができる
。
本発明の実施例を図を用いて説明する。第１図は、本発
明による論理検証方法の一実施例における手順を示すフ
ローチャートである。同図において第３図と同一部分又
は相当部分には同一符号が付しである。第１図に示す論
理検証方法は、論理検証を行なう回路のネットリストを
作成する手順（ステップ１）と、配線要素の遅延時間を
与える配線遅延入力の手順（ステップ１６）と、論理検
証を行なう論理シミュレーションプログラム実行手順（
ステップ３）と、論理検証の結果を表示する検証結果表
示手順とから構成される。
明による論理検証方法の一実施例における手順を示すフ
ローチャートである。同図において第３図と同一部分又
は相当部分には同一符号が付しである。第１図に示す論
理検証方法は、論理検証を行なう回路のネットリストを
作成する手順（ステップ１）と、配線要素の遅延時間を
与える配線遅延入力の手順（ステップ１６）と、論理検
証を行なう論理シミュレーションプログラム実行手順（
ステップ３）と、論理検証の結果を表示する検証結果表
示手順とから構成される。
本実施例について更に詳細に説明する。まず、ステップ
１のネットリスト作成手順において、論理検証を行なう
回路のネットリストを作成する。
１のネットリスト作成手順において、論理検証を行なう
回路のネットリストを作成する。
その後、ステップ１６の配線遅延入力手順において、遅
延を与えたい配線に対して遅延時間を与える。この際、
配線要素の端子から端子への組合せで遅延値を与えるこ
とを許す。例えば第２図の回路の場合、端子５から端子
６への遅延時間、端子５から端子７への遅延時間、端子
５から端子８への遅延時間を与えることができる。
延を与えたい配線に対して遅延時間を与える。この際、
配線要素の端子から端子への組合せで遅延値を与えるこ
とを許す。例えば第２図の回路の場合、端子５から端子
６への遅延時間、端子５から端子７への遅延時間、端子
５から端子８への遅延時間を与えることができる。
その後、論理シミュレーションプログラムが、遅延を与
えられた配線要素を能動素子として認識してシミュレー
ションを実行（ステップ３）し、検証結果を表示する（
ステップ４）。
えられた配線要素を能動素子として認識してシミュレー
ションを実行（ステップ３）し、検証結果を表示する（
ステップ４）。
なお、上記実施例では論理回路の論理検証の例を示した
が、電気回路のプリント基板上の配線遅延を考慮した論
理検証においても同様の効果がある。
が、電気回路のプリント基板上の配線遅延を考慮した論
理検証においても同様の効果がある。
以上説明したように本発明は、電気回路、電子回路を構
成する配線要素を１つの能動素子として扱い、配線要素
に能動素子と同様の遅延値を持つことを許すようにした
ことにより、遅延素子の挿入によるネットリストの変更
やネット数、素子数の増加を防ぐことができ、論理検証
において使用する記憶領域を節約でき、論理検証を高速
化できる効果がある。
成する配線要素を１つの能動素子として扱い、配線要素
に能動素子と同様の遅延値を持つことを許すようにした
ことにより、遅延素子の挿入によるネットリストの変更
やネット数、素子数の増加を防ぐことができ、論理検証
において使用する記憶領域を節約でき、論理検証を高速
化できる効果がある。
第１図は本発明による論理検証方法の一実施例における
手順を示すフローチャート、第２図は論理検証を行なう
回路の一例を示す論理回路図、第３図は従来の論理検証
方法における手順を示すフローチャート、第４図は従来
方法で配線遅延を扱う場合の回路の変更点を示す論理回
路図である。
手順を示すフローチャート、第２図は論理検証を行なう
回路の一例を示す論理回路図、第３図は従来の論理検証
方法における手順を示すフローチャート、第４図は従来
方法で配線遅延を扱う場合の回路の変更点を示す論理回
路図である。
Claims (1)
- 電気回路、電子回路をデジタル的に検証する際のシミュ
レーションモデルとして、電気回路、電子回路を構成す
る配線要素を１つの能動素子として扱い、前記配線要素
に能動素子と同様の遅延値を持つことを許す論理検証方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331918A JPH03189872A (ja) | 1989-12-20 | 1989-12-20 | 論理検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331918A JPH03189872A (ja) | 1989-12-20 | 1989-12-20 | 論理検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03189872A true JPH03189872A (ja) | 1991-08-19 |
Family
ID=18249093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331918A Pending JPH03189872A (ja) | 1989-12-20 | 1989-12-20 | 論理検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03189872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
-
1989
- 1989-12-20 JP JP1331918A patent/JPH03189872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
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