JPH0322063B2 - - Google Patents
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- Publication number
- JPH0322063B2 JPH0322063B2 JP56047985A JP4798581A JPH0322063B2 JP H0322063 B2 JPH0322063 B2 JP H0322063B2 JP 56047985 A JP56047985 A JP 56047985A JP 4798581 A JP4798581 A JP 4798581A JP H0322063 B2 JPH0322063 B2 JP H0322063B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- carrier
- conductivity type
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、基板等に注入されたキヤリヤの有無
に依つて情報書き込みの有無を知るようにしたメ
モリを有する半導体装置の改良に関する。
に依つて情報書き込みの有無を知るようにしたメ
モリを有する半導体装置の改良に関する。
従来、原理的には第１図に見られるような半導
体装置が知られている。
体装置が知られている。
図に於いて、１はｎ型シリコン半導体基板、２
はフイールド絶縁膜、３はｐ型ウエル、４はゲー
ト絶縁膜、５はシリコン・ゲート電極、６はn+
型不純物領域をそれぞれ示す。この装置に於ける
シリコン・ゲート電極５はワード線Wdに接続さ
れ、不純物領域６はビツト線Btに接続されるも
のである。
はフイールド絶縁膜、３はｐ型ウエル、４はゲー
ト絶縁膜、５はシリコン・ゲート電極、６はn+
型不純物領域をそれぞれ示す。この装置に於ける
シリコン・ゲート電極５はワード線Wdに接続さ
れ、不純物領域６はビツト線Btに接続されるも
のである。
さて、本従来例の動作について説明する。先ず
ビツト線Btを０〔Ｖ〕にしておき、ワードWdに
電圧V1（V1＞Vth）を印加するとウエル３−絶縁
膜４の界面が反転して反転層が形成される。反転
層のキヤリヤ（この場合、電子である）はビツト
線Btから供給されるのでビツト線Bt、領域６に
は電流が流れる。このような状態に於いて、ワー
ド線Wdの電圧をV1から０〔Ｖ〕にすると、反転
層内のキヤリヤの一部がｐ型ウエル３に注入さ
れ、それを負にバイアスすることになるので、こ
れを以つて“１”の書き込みがあつたものとす
る。すると、ウエル３−絶縁膜４の界面を反転さ
せるゲート電圧であるVthは大きくなつてしまう
から、次にワード線WdをV1なる電位にしてもビ
ツト線Btを流れる電流の値は小さくなる。従つ
て、ｐ型ウエル３に電子が注入されているか否か
を検出することができ、これが読み出し動作であ
る。尚、この読み出しは破壊読み出しになる。前
記のように“１”が書き込まれているとき、即
ち、ｐ型ウエル３が負にバイアスされていると
き、もとの中立状態（“０”状態）に戻すには、
ビツト線Btに高い電圧V2を与え、ｐ・ｎ接合面
にアバランシエ増倍を発生させ、正孔をｐ型ウエ
ル３へ注入すれば良い。これが“０”の書き込み
となる。
ビツト線Btを０〔Ｖ〕にしておき、ワードWdに
電圧V1（V1＞Vth）を印加するとウエル３−絶縁
膜４の界面が反転して反転層が形成される。反転
層のキヤリヤ（この場合、電子である）はビツト
線Btから供給されるのでビツト線Bt、領域６に
は電流が流れる。このような状態に於いて、ワー
ド線Wdの電圧をV1から０〔Ｖ〕にすると、反転
層内のキヤリヤの一部がｐ型ウエル３に注入さ
れ、それを負にバイアスすることになるので、こ
れを以つて“１”の書き込みがあつたものとす
る。すると、ウエル３−絶縁膜４の界面を反転さ
せるゲート電圧であるVthは大きくなつてしまう
から、次にワード線WdをV1なる電位にしてもビ
ツト線Btを流れる電流の値は小さくなる。従つ
て、ｐ型ウエル３に電子が注入されているか否か
を検出することができ、これが読み出し動作であ
る。尚、この読み出しは破壊読み出しになる。前
記のように“１”が書き込まれているとき、即
ち、ｐ型ウエル３が負にバイアスされていると
き、もとの中立状態（“０”状態）に戻すには、
ビツト線Btに高い電圧V2を与え、ｐ・ｎ接合面
にアバランシエ増倍を発生させ、正孔をｐ型ウエ
ル３へ注入すれば良い。これが“０”の書き込み
となる。
第２図は第１図の装置をSOS（Silicon on
Sapphire）化したものであつて動作原理は同様
であり、基板１′が単結晶絶縁性である点が大き
な相違である。
Sapphire）化したものであつて動作原理は同様
であり、基板１′が単結晶絶縁性である点が大き
な相違である。
さて、第１図及び第２図に見られる装置では、
ウエル３−絶縁膜４の界面に流れ込むことができ
る電荷の最大値は、 Ｑ＝ACOX（V1−Vth） Ａ；電極面積 COX：単位面積当りの絶縁膜容量 で与えられ、V1の電圧を加えてもV1−Vth分の電
圧がＱなる電荷を誘起するのに作用するのみであ
る。
ウエル３−絶縁膜４の界面に流れ込むことができ
る電荷の最大値は、 Ｑ＝ACOX（V1−Vth） Ａ；電極面積 COX：単位面積当りの絶縁膜容量 で与えられ、V1の電圧を加えてもV1−Vth分の電
圧がＱなる電荷を誘起するのに作用するのみであ
る。
また、反転層内の電子の一部はビツト線Btに
戻つてしまい、すべての電荷をウエル３注入する
ことはできない。しかも、ウエル３に注入される
のは電子であるから、ウエル３内にて再結合を起
さなければ、領域６或いは第１図の装置であれば
ｎ型である基板１へ流れ出てしまう。ウエル３内
に再結合中心を形成することはできるが、ｐ・ｎ
接合の空乏層内に再結合中心を分布させないよう
にすることは困難である。若し、空乏層内に再結
合中心が分布するとｐ・ｎ接合のリーク電流が増
加するのでメモリとしての情報蓄積時間は短かく
なつてしまう。
戻つてしまい、すべての電荷をウエル３注入する
ことはできない。しかも、ウエル３に注入される
のは電子であるから、ウエル３内にて再結合を起
さなければ、領域６或いは第１図の装置であれば
ｎ型である基板１へ流れ出てしまう。ウエル３内
に再結合中心を形成することはできるが、ｐ・ｎ
接合の空乏層内に再結合中心を分布させないよう
にすることは困難である。若し、空乏層内に再結
合中心が分布するとｐ・ｎ接合のリーク電流が増
加するのでメモリとしての情報蓄積時間は短かく
なつてしまう。
前記した理由で、第１図及び第２図に見られる
構造の装置では、１回の“１”を書き込む動作で
はｐ型ウエル３を充分に負にすることはできな
い。
構造の装置では、１回の“１”を書き込む動作で
はｐ型ウエル３を充分に負にすることはできな
い。
本発明は、前記半導体装置の構造を改良して高
効率の情報蓄積を可能にしようとするものであ
り、以下これを詳細に説明する。
効率の情報蓄積を可能にしようとするものであ
り、以下これを詳細に説明する。
第３図は本発明一実施例を表わす要部側断面説
明図である。
明図である。
図に於いて、１１はｎ型シリコン半導体基板、
１２はフイールド絶縁層、１３はゲート絶縁膜、
１４はp+型障壁層、１５はｐ型ウエル領域、１
６はn+型キヤリヤ蓄積領域、１７はシリコン・
ゲート電極、１８はp+型トランスフア領域、１
９はn+型キヤリヤ供給領域、２０は燐硅酸ガラ
ス膜、２１はアルミニウム電極・配線をそれぞれ
示す。
１２はフイールド絶縁層、１３はゲート絶縁膜、
１４はp+型障壁層、１５はｐ型ウエル領域、１
６はn+型キヤリヤ蓄積領域、１７はシリコン・
ゲート電極、１８はp+型トランスフア領域、１
９はn+型キヤリヤ供給領域、２０は燐硅酸ガラ
ス膜、２１はアルミニウム電極・配線をそれぞれ
示す。
本実施例が第１図及び第２図に見られる装置と
最も相違する点はn+型キヤリヤ蓄積領域１６を
有することである。そして、この構成に依り、領
域１６に流れ込む電荷の最大値は、 Ｑ＝ACOXV1 Ａ：電極１７に於いて、領域１８，１９とオ
ーバ・ラツプした部分を除いた部分の面
積 COX：単位面積当りの絶縁膜容量 で与えられることになる。
最も相違する点はn+型キヤリヤ蓄積領域１６を
有することである。そして、この構成に依り、領
域１６に流れ込む電荷の最大値は、 Ｑ＝ACOXV1 Ａ：電極１７に於いて、領域１８，１９とオ
ーバ・ラツプした部分を除いた部分の面
積 COX：単位面積当りの絶縁膜容量 で与えられることになる。
さて、本実施例に於ける動作は次の通りであ
る。
る。
即ち、電極・配線２１（ビツト線）を０〔Ｖ〕
にしておき、電極１７（ワード線）に電圧V1を
印加するとトランスフア領域１８の表面は反転し
てチヤネルが形成され、領域１９から領域１６に
電子が大量に流れ込んで蓄積される。
にしておき、電極１７（ワード線）に電圧V1を
印加するとトランスフア領域１８の表面は反転し
てチヤネルが形成され、領域１９から領域１６に
電子が大量に流れ込んで蓄積される。
電極１７への電圧印加を停止するとトランスフ
ア領域１８表面のチヤネルは消滅し、領域１６に
蓄積された電子はそのまま保持され、領域１９に
戻る電子は極めて少ない。
ア領域１８表面のチヤネルは消滅し、領域１６に
蓄積された電子はそのまま保持され、領域１９に
戻る電子は極めて少ない。
領域１６に電子が蓄積されると負にバイアスさ
れる。従つて、領域１６は領域１５，１８から見
ると順方向になる。しかしながら電位的に見れば
領域１６と領域１５，１８とは等しいので、領域
１６に電子が蓄積される程、トランスフア領域１
８の表面に於けるVthは高くなる。そこで、この
状態を以つて“１”の書き込みありとするもので
ある。
れる。従つて、領域１６は領域１５，１８から見
ると順方向になる。しかしながら電位的に見れば
領域１６と領域１５，１８とは等しいので、領域
１６に電子が蓄積される程、トランスフア領域１
８の表面に於けるVthは高くなる。そこで、この
状態を以つて“１”の書き込みありとするもので
ある。
この状態で電極１７に電圧V1を印加すると先
の場合に比較してビツト線に流れる電流は極めて
少ない。従つて、“１”が書き込まれていること
を読み出すことができる。このときの電流をI1、
領域１６に電子が蓄積されていないときに流れる
電流をI0とすると、I0＞I1であり、これを“０”，
“１”に対応させれば良い。
の場合に比較してビツト線に流れる電流は極めて
少ない。従つて、“１”が書き込まれていること
を読み出すことができる。このときの電流をI1、
領域１６に電子が蓄積されていないときに流れる
電流をI0とすると、I0＞I1であり、これを“０”，
“１”に対応させれば良い。
p+型障壁層１４はn+型蓄積領域１６の電子が
極く僅かでも基板１１に流れないようにする為に
形成されたものである。
極く僅かでも基板１１に流れないようにする為に
形成されたものである。
本実施例の装置を製造するのは容易である。
第４図に見られるように、基板１１に選択酸化
法にてフイールド絶縁層１２を形成してからゲー
ト絶縁膜１３を形成する。
法にてフイールド絶縁層１２を形成してからゲー
ト絶縁膜１３を形成する。
イオン注入法にて硼素イオンの打ち込みを行な
いp+型障壁層１４を形成してから、打ち込みエ
ネルギ及びドーズ量を低減してｐ型ウエル１５を
形成する。
いp+型障壁層１４を形成してから、打ち込みエ
ネルギ及びドーズ量を低減してｐ型ウエル１５を
形成する。
同じくイオン注入法にて燐イオンの打ち込みを
行ないn+型蓄積領域１６を形成する。
行ないn+型蓄積領域１６を形成する。
第５図に見られるように、化学気相成長法にて
多結晶シリコン層を形成し、これをフオト・リソ
グラフイ技術にてパターニングしてシリコン・ゲ
ート電極１７を形成する。
多結晶シリコン層を形成し、これをフオト・リソ
グラフイ技術にてパターニングしてシリコン・ゲ
ート電極１７を形成する。
電極１７をマスクにしてゲート絶縁膜１３をパ
ターニングして基板１１の表面一部を露出する。
ターニングして基板１１の表面一部を露出する。
イオン注入法にて硼素イオンを打ち込んでp+
型トランスフア領域１８を形成してから燐イオン
を打ち込んでn+型キヤリヤ供給領域１９を形成
する。
型トランスフア領域１８を形成してから燐イオン
を打ち込んでn+型キヤリヤ供給領域１９を形成
する。
この後、通常の技法にて燐硅酸ガラス膜の形
成、電極コンタクト窓の形成、電極・配線の形成
を行なつて第３図に見られる装置を得る。
成、電極コンタクト窓の形成、電極・配線の形成
を行なつて第３図に見られる装置を得る。
ここで、第３図実施例に関する寸法的データを
挙げる。
挙げる。
フイールド絶縁層１２の厚さl1：8000〔Å〕程度
ゲート絶縁膜１３の厚さl2： 600〔Å〕程度
p+型障壁層１４の厚さl3： 3000〔Å〕程度
p+型障壁層１４の深さl4： １〔μm〕程度
n+型キヤリヤ蓄積領域１６の深さl5：
3000〔Å〕程度 シリコン・ゲート電極１７の厚さl6：
4000〔Å〕程度 p+型トランスフア領域１８の厚さl7：
3000〔Å〕程度 n+型キヤリヤ供給領域１９の深さl8：
3000〔Å〕程度 燐硅酸ガラス膜２０の厚さl9： 6000〔Å〕程度 電極・配線２１の厚さl10： 7000〔Å〕程度 第６図乃至第８図は本発明をSOS形式の装置に
実施した例を表わすものであり、第３図について
説明した装置の各部分に相当する部分には同記号
を付して指示してある。尚、三つの実施例とも基
板１１′に二酸化アルミニウム、即ち、サフアイ
アを使用している。
3000〔Å〕程度 シリコン・ゲート電極１７の厚さl6：
4000〔Å〕程度 p+型トランスフア領域１８の厚さl7：
3000〔Å〕程度 n+型キヤリヤ供給領域１９の深さl8：
3000〔Å〕程度 燐硅酸ガラス膜２０の厚さl9： 6000〔Å〕程度 電極・配線２１の厚さl10： 7000〔Å〕程度 第６図乃至第８図は本発明をSOS形式の装置に
実施した例を表わすものであり、第３図について
説明した装置の各部分に相当する部分には同記号
を付して指示してある。尚、三つの実施例とも基
板１１′に二酸化アルミニウム、即ち、サフアイ
アを使用している。
第６図実施例は、島状の半導体層をエツチング
でメサ状に形成している。また、ｐ型ウエル領域
を持たないので、キヤリヤ蓄積領域１６の不純物
濃度は低く設定されている。しかし、トランスフ
ア領域１８は所定基板バイアスに対してVthが大
きく変化しなければならないので、高不純物濃度
にしておく必要がある。
でメサ状に形成している。また、ｐ型ウエル領域
を持たないので、キヤリヤ蓄積領域１６の不純物
濃度は低く設定されている。しかし、トランスフ
ア領域１８は所定基板バイアスに対してVthが大
きく変化しなければならないので、高不純物濃度
にしておく必要がある。
第７図及び第８図の実施例では島状の半導体層
をフイールド絶縁層１２の形成に依つて得てい
る。また、第８図実施例では、ｐ型ウエル領域１
５、n+型キヤリヤ蓄積領域１６を設けてあり、
第３図実施例と同じ様な構造になつている。
をフイールド絶縁層１２の形成に依つて得てい
る。また、第８図実施例では、ｐ型ウエル領域１
５、n+型キヤリヤ蓄積領域１６を設けてあり、
第３図実施例と同じ様な構造になつている。
第９図は本発明装置をマトリツクス・メモリ・
セル・アレイとして表わした図であり、主要部を
キヤパシタとして表わしてあり、Sampはセンス
増幅器、Dioはデータ入出力回路、Wdはワード
線、Btはビツト線、Vinは入力端、Vputは出力端
をそれぞれ示している。
セル・アレイとして表わした図であり、主要部を
キヤパシタとして表わしてあり、Sampはセンス
増幅器、Dioはデータ入出力回路、Wdはワード
線、Btはビツト線、Vinは入力端、Vputは出力端
をそれぞれ示している。
以上の説明で判るように、本発明に依れば、ビ
ツト線に接続された一導電型キヤリヤ供給領域に
反対導電型トランスフア領域を介して一導電型キ
ヤリヤ蓄積領域が対向し、それ等トランスフア領
域及びキヤリヤ蓄積領域上には薄い絶縁膜を介し
て電極が設けられた構造の半導体装置が得られ、
この装置に依ると、従来と同程度の電圧を印加し
て大量のキヤリヤ、即ち、高い情報レベルを蓄積
できるので、動作効率は極めて良好なものとな
る。
ツト線に接続された一導電型キヤリヤ供給領域に
反対導電型トランスフア領域を介して一導電型キ
ヤリヤ蓄積領域が対向し、それ等トランスフア領
域及びキヤリヤ蓄積領域上には薄い絶縁膜を介し
て電極が設けられた構造の半導体装置が得られ、
この装置に依ると、従来と同程度の電圧を印加し
て大量のキヤリヤ、即ち、高い情報レベルを蓄積
できるので、動作効率は極めて良好なものとな
る。
第１図及び第２図は異なつた従来例の要部側断
面説明図、第３図は本発明一実施例の要部側断面
説明図、第４図及び第５図は第３図実施例を製造
する場合を説明する為の工程要所に於ける装置の
要部側断面説明図、第６図乃至第８図は本発明の
それぞれ異なる実施例を表わす要部側断面説明
図、第９図は本発明装置をマトリツクスに組んだ
場合の説明図である。 図に於いて、１１は基板、１２はフイールド絶
縁層、１３はゲート絶縁膜、１４は障壁層、１５
はウエル領域、１６はキヤリヤ蓄積領域、１７は
ゲート電極、１８はトランスフア領域、１９はキ
ヤリヤ供給領域、２０は燐硅酸ガラス膜、２１は
電極・配線である。
面説明図、第３図は本発明一実施例の要部側断面
説明図、第４図及び第５図は第３図実施例を製造
する場合を説明する為の工程要所に於ける装置の
要部側断面説明図、第６図乃至第８図は本発明の
それぞれ異なる実施例を表わす要部側断面説明
図、第９図は本発明装置をマトリツクスに組んだ
場合の説明図である。 図に於いて、１１は基板、１２はフイールド絶
縁層、１３はゲート絶縁膜、１４は障壁層、１５
はウエル領域、１６はキヤリヤ蓄積領域、１７は
ゲート電極、１８はトランスフア領域、１９はキ
ヤリヤ供給領域、２０は燐硅酸ガラス膜、２１は
電極・配線である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体層表面に形成された一導電型
高不純物濃度キヤリヤ供給領域と、 それに接する反対導電型高不純物濃度トランス
フア領域と、 それに接する一導電型高不純物濃度キヤリヤ蓄
積領域と、 前記トランスフア領域と前記キヤリヤ蓄積領域
とを覆つて形成された反対導電型ウエル領域と、 該ウエル領域を覆つて形成された反対導電型高
不純物濃度障壁層と、 前記トランスフア領域及びキヤリヤ蓄積領域の
上に薄い絶縁膜を介して形成されたゲート電極を
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047985A JPS57162458A (en) | 1981-03-31 | 1981-03-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047985A JPS57162458A (en) | 1981-03-31 | 1981-03-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162458A JPS57162458A (en) | 1982-10-06 |
| JPH0322063B2 true JPH0322063B2 (ja) | 1991-03-26 |
Family
ID=12790602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047985A Granted JPS57162458A (en) | 1981-03-31 | 1981-03-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162458A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2326761A1 (fr) * | 1975-09-30 | 1977-04-29 | Siemens Ag | Memoire d'informations pour la memorisation d'informations sous forme de porteurs de charge electriques et procede pour sa mise en oeuvre |
| JPS561558A (en) * | 1979-06-18 | 1981-01-09 | Fujitsu Ltd | Dynamic memory cell |
-
1981
- 1981-03-31 JP JP56047985A patent/JPS57162458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162458A (en) | 1982-10-06 |
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