JPS63310164A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS63310164A JPS63310164A JP62145054A JP14505487A JPS63310164A JP S63310164 A JPS63310164 A JP S63310164A JP 62145054 A JP62145054 A JP 62145054A JP 14505487 A JP14505487 A JP 14505487A JP S63310164 A JPS63310164 A JP S63310164A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティック型の半導体記憶装置およびその製
造方法に係り、特にα線に起因するソフトエラーに対す
る耐性の高度化を図った半導体記憶装置およびその製造
方法に関する。
造方法に係り、特にα線に起因するソフトエラーに対す
る耐性の高度化を図った半導体記憶装置およびその製造
方法に関する。
従来のフリップフロップ形スタティックメモリセルは、
例えば特開昭５５−７２０６９号に記載されていないよ
うに、２つの高抵抗素子と４つのｎチャネルＭＯＳトラ
ンジスタとで構成されている。すなわち第４図にその等
価回路を示すように、一対の駆動ＭＯ８）−ランジスタ
Ｔｔ 、Ｔｚの各一方のドレインが他方のゲートに接続
され、それぞれのドレインには負荷抵抗Ｒ＋ｔＲｚが接
続され、Ｔ１ 、Ｔｘのソースは所定の電位（例えば接
地電位）に固定され、Ｒ１，Ｒｚの他端には電源電圧Ｖ
ＣＣが印加され、Ｔｚ 、Ｔ２．Ｒｚ 、Ｒｘからなる
フリップフロップ回路に微小な電流を供給している。さ
らにこのフリップフロップ回路の蓄積ノー トＮｘ 、
Ｎ２． ニハ転送ＭｏＳトランジスタＴ３゜Ｔ４が接
続されている０以上の４つのトランジスタと２つの負荷
抵抗により１ビツトのセルが構成されている。なお、１
はワード線、２ａ、２ｂはデータ線である。
例えば特開昭５５−７２０６９号に記載されていないよ
うに、２つの高抵抗素子と４つのｎチャネルＭＯＳトラ
ンジスタとで構成されている。すなわち第４図にその等
価回路を示すように、一対の駆動ＭＯ８）−ランジスタ
Ｔｔ 、Ｔｚの各一方のドレインが他方のゲートに接続
され、それぞれのドレインには負荷抵抗Ｒ＋ｔＲｚが接
続され、Ｔ１ 、Ｔｘのソースは所定の電位（例えば接
地電位）に固定され、Ｒ１，Ｒｚの他端には電源電圧Ｖ
ＣＣが印加され、Ｔｚ 、Ｔ２．Ｒｚ 、Ｒｘからなる
フリップフロップ回路に微小な電流を供給している。さ
らにこのフリップフロップ回路の蓄積ノー トＮｘ 、
Ｎ２． ニハ転送ＭｏＳトランジスタＴ３゜Ｔ４が接
続されている０以上の４つのトランジスタと２つの負荷
抵抗により１ビツトのセルが構成されている。なお、１
はワード線、２ａ、２ｂはデータ線である。
第５図は従来例第４図に対応する断面構造を示すもので
ある。ＭＯＳトランジスタのゲート電極ｌａ、 １ｃは
第１層目の導電層であり、高抵抗素子は第２層目の導電
層である多結晶シ、リコンの一部に形成さ胆た高抵抗部
７ｅにより構成されている。高抵抗部７ｅの両端は低抵
抗多結晶シリコン７ｂ、７ｃになっており、低抵抗多結
晶シリコン７ｃは電源電圧Ｖｃｃの給電源であり、低抵
抗多結晶シリコン７ｂは転送ＭＯ３）−ランジスタのソ
ース拡散層３ｄに接続されている。なお３ｆは駆動ＭＯ
Ｓトランジスタのソース拡散層で接地電位Ｖｓｓが供給
されている。
ある。ＭＯＳトランジスタのゲート電極ｌａ、 １ｃは
第１層目の導電層であり、高抵抗素子は第２層目の導電
層である多結晶シ、リコンの一部に形成さ胆た高抵抗部
７ｅにより構成されている。高抵抗部７ｅの両端は低抵
抗多結晶シリコン７ｂ、７ｃになっており、低抵抗多結
晶シリコン７ｃは電源電圧Ｖｃｃの給電源であり、低抵
抗多結晶シリコン７ｂは転送ＭＯ３）−ランジスタのソ
ース拡散層３ｄに接続されている。なお３ｆは駆動ＭＯ
Ｓトランジスタのソース拡散層で接地電位Ｖｓｓが供給
されている。
上記の従来構造のスタティックメモリでは、駆動ＭＯ３
）−ランジスタＴｚｗＴｚのドレイン領域、ｎ÷拡散層
とｐ形シリコン基板との間に形成されるＰ−Ｎ接合容量
とゲート酸化膜による絶縁膜容量により（Ｃ：ｔ 、
Ｃｚ ）α線の入射によりその飛程に沿って発生した電
子−正孔対が蓄積ノードＮ１ ｔ ＮＫに混入しても電
荷消失を補うだけの電荷が蓄積できていた。ところがメ
モリセルの面積が縮小されると、上記各種容量も低減さ
れて、α線による電荷消失を補うには蓄積電荷が不十分
になる。したがって、従来形のスタティックメモリ構造
は微細化するとソフトエラー率が増加し、メモリの信頼
性が著しく低下すという問題があった。
）−ランジスタＴｚｗＴｚのドレイン領域、ｎ÷拡散層
とｐ形シリコン基板との間に形成されるＰ−Ｎ接合容量
とゲート酸化膜による絶縁膜容量により（Ｃ：ｔ 、
Ｃｚ ）α線の入射によりその飛程に沿って発生した電
子−正孔対が蓄積ノードＮ１ ｔ ＮＫに混入しても電
荷消失を補うだけの電荷が蓄積できていた。ところがメ
モリセルの面積が縮小されると、上記各種容量も低減さ
れて、α線による電荷消失を補うには蓄積電荷が不十分
になる。したがって、従来形のスタティックメモリ構造
は微細化するとソフトエラー率が増加し、メモリの信頼
性が著しく低下すという問題があった。
本発明の目的は、従来技術での上記問題を解決し、α線
によるソフトエラーに対する低性の高いスタテイク形Ｍ
Ｏ３ランダムアクセス記憶装置を提供することにある
。
によるソフトエラーに対する低性の高いスタテイク形Ｍ
Ｏ３ランダムアクセス記憶装置を提供することにある
。
上記目的は、駆動ＭＯＳトランジスタのドレイン領域ｎ
十拡散層直下に第１のｐ層を形成し、駆動ＭＯＳトラン
ジスタ全領域に第１のＰ形層より深い位置に第２のｐ形
層を形成する構造をとれば。
十拡散層直下に第１のｐ層を形成し、駆動ＭＯＳトラン
ジスタ全領域に第１のＰ形層より深い位置に第２のｐ形
層を形成する構造をとれば。
装造プロセスの大幅な増加がなく、α線に対するソフト
エラー耐性を高いものとすることができる。
エラー耐性を高いものとすることができる。
まず駆動ＭＯ３）−ランジスタのドレインｎ十拡散層直
下に形成された第１のｐ形層により、Ｐ−Ｎ接合容量を
増加させることができ、α線の入射によって発生した正
孔−電子対が蓄積ノードに混入してもこれを補う電荷を
蓄えることができる。
下に形成された第１のｐ形層により、Ｐ−Ｎ接合容量を
増加させることができ、α線の入射によって発生した正
孔−電子対が蓄積ノードに混入してもこれを補う電荷を
蓄えることができる。
また駆動ＭｏＳトランジスタの全領域に第１のｐ形層よ
りも深い位置に形成された第２のｐ形層により、パテン
シャルの障壁を形成しα線の入射によって形成された正
孔−電子対が蓄積ノード側に混入することを防ぐことが
できる。
りも深い位置に形成された第２のｐ形層により、パテン
シャルの障壁を形成しα線の入射によって形成された正
孔−電子対が蓄積ノード側に混入することを防ぐことが
できる。
以下、本発明の詳細な説明する。
実施例１
第１図は本発明によるスタテイク形ＭＯＳメモリセルの
断面構造を示す。第１図において、多結晶シリコン膜な
どの導電膜を用いた第１層目の導電膜によりＭＯＳトラ
ンジスタのゲート電極１ａ。
断面構造を示す。第１図において、多結晶シリコン膜な
どの導電膜を用いた第１層目の導電膜によりＭＯＳトラ
ンジスタのゲート電極１ａ。
１ｃが形成されている。各ＭＯＳトランジスタは厚いシ
リコン酸化膜８によって電気的に分前されている。駆動
ＭＯ３）−ランジスタのゲート電極１ｃはゲート酸化膜
９が一部開孔した領域を介して転送ＭＯＳトランジスタ
のソース拡散層３ｄに接続されている。高抵抗素子は第
２層目の導電膜である多結晶シリコンに形成された高抵
抗部７ｅによって構成される。高抵抗部７ｅへの給電は
低抵抗部７ｃを用い、電源電圧Ｖｃｃから供給される微
少電流は低抵抗部７ｂを通して転送ＭＯＳトランジスタ
のソース拡散層３ｄへ流れる。また転送Ｍ ＯＳ ）’
ランジスタのソース拡散層３ｄおよび駆動ＭＯＳトラン
ジスタのソース拡散層３の低濃度ｎ層３ｄ’ 、３ｆ’
の接合深さより深い位置に分布の中心をもつ第１のｐ形
層１３が形成され、それより深い位置に分布の中心をも
つ第２のｐ形層６が駆動ＭＯＳ）−ランジスタの下に形
成されている。
リコン酸化膜８によって電気的に分前されている。駆動
ＭＯ３）−ランジスタのゲート電極１ｃはゲート酸化膜
９が一部開孔した領域を介して転送ＭＯＳトランジスタ
のソース拡散層３ｄに接続されている。高抵抗素子は第
２層目の導電膜である多結晶シリコンに形成された高抵
抗部７ｅによって構成される。高抵抗部７ｅへの給電は
低抵抗部７ｃを用い、電源電圧Ｖｃｃから供給される微
少電流は低抵抗部７ｂを通して転送ＭＯＳトランジスタ
のソース拡散層３ｄへ流れる。また転送Ｍ ＯＳ ）’
ランジスタのソース拡散層３ｄおよび駆動ＭＯＳトラン
ジスタのソース拡散層３の低濃度ｎ層３ｄ’ 、３ｆ’
の接合深さより深い位置に分布の中心をもつ第１のｐ形
層１３が形成され、それより深い位置に分布の中心をも
つ第２のｐ形層６が駆動ＭＯＳ）−ランジスタの下に形
成されている。
第２図は本実施例の等価回路であ′る。蓄積ノードＮｚ
、Ｎ２には転送ＭｏＳトランジスタＴａ。
、Ｎ２には転送ＭｏＳトランジスタＴａ。
Ｔ４のソース拡散層および駆動ＭＯ８）−ランジスタＴ
ｚ 、Ｔｚのドレイン拡散層と第１のＰ形層との間に形
成される拡散層のＰ−Ｎ接合容量が付加される。
ｚ 、Ｔｚのドレイン拡散層と第１のＰ形層との間に形
成される拡散層のＰ−Ｎ接合容量が付加される。
第３図は本実施例の平面レイアウト図である。
第３図（Ａ）は第１層目の導電膜すなわちゲート電極の
平面レイアウト図、第３図（Ｂ）は第２層目の導電膜と
アルミニウム電極の平面レイアウト図である。本実施例
では第３図（Ａ）に示すように、第１のｐ形層１３は転
送ＭｏＳトランジスタＴｓ 、Ｔａのソース拡散層３ｃ
、３ｄと駆動ＭＯＳトランジスタＴｚ 、Ｔｚのソース
・ドレイン拡散Ｊｉ１３ｄ、３ｅ、３ｆの領域に形成さ
れ、第２のｐ形層６は駆動ＭＯＳトランジスタＴｚ 、
Ｔｚの領域に形成される。
平面レイアウト図、第３図（Ｂ）は第２層目の導電膜と
アルミニウム電極の平面レイアウト図である。本実施例
では第３図（Ａ）に示すように、第１のｐ形層１３は転
送ＭｏＳトランジスタＴｓ 、Ｔａのソース拡散層３ｃ
、３ｄと駆動ＭＯＳトランジスタＴｚ 、Ｔｚのソース
・ドレイン拡散Ｊｉ１３ｄ、３ｅ、３ｆの領域に形成さ
れ、第２のｐ形層６は駆動ＭＯＳトランジスタＴｚ 、
Ｔｚの領域に形成される。
次に本実施例メモリセルの製造方法を第６図を用いて説
明する。
明する。
まず第６図（Ａ）に示すようにｐ形シリコン領域２はｎ
形シリコン表面に形成されたｐ形つェル領域１２上にＭ
ＯＳトランジスタの絶縁分離するための厚さ１１００ｎ
〜１１０００ｎのシリコン酸化膜８を選択酸化法などで
形成したのち、駆動ＭＯ８）−ランジスタを形成する領
域にフォトレジスト２１をマスクとしてボロンをエネル
ギー２００ｋｅＶ〜４００ｋｅＶ、ドーズ量１０” 〜
１０ｔａＱｌ−”で注入し第２のｐ形層６を形成する。
形シリコン表面に形成されたｐ形つェル領域１２上にＭ
ＯＳトランジスタの絶縁分離するための厚さ１１００ｎ
〜１１０００ｎのシリコン酸化膜８を選択酸化法などで
形成したのち、駆動ＭＯ８）−ランジスタを形成する領
域にフォトレジスト２１をマスクとしてボロンをエネル
ギー２００ｋｅＶ〜４００ｋｅＶ、ドーズ量１０” 〜
１０ｔａＱｌ−”で注入し第２のｐ形層６を形成する。
次に第６図（Ｂ）に示すようにＭｏ８）−ランジスタの
能動領域となる部分に、厚さ１０ｎｍ〜１１００ｎのゲ
ート酸化膜９を形成した後、その一部に接続孔２ｂを形
成し、多結晶シリコンを化学気相成長（ＣＶＤ）法で厚
さ２００ ｎ ｍ〜５００ｎｍ堆積した後リン拡散など
でドーピングし、次いでフォトレジステ２２をマスクと
し加工を行ないゲート電極１ａ、ｌｃを形成する。
能動領域となる部分に、厚さ１０ｎｍ〜１１００ｎのゲ
ート酸化膜９を形成した後、その一部に接続孔２ｂを形
成し、多結晶シリコンを化学気相成長（ＣＶＤ）法で厚
さ２００ ｎ ｍ〜５００ｎｍ堆積した後リン拡散など
でドーピングし、次いでフォトレジステ２２をマスクと
し加工を行ないゲート電極１ａ、ｌｃを形成する。
次に第６図（ｃ）に示すように第１のフォトレジスト２
２を残したまま第２のフォトレジスト２３をパターニン
グし、フォトレジスト２２゜２３をマスクとして駆動Ｍ
Ｏ５のソース・ドレイン拡散層領域にボロンを５０ｋｅ
Ｖ〜１５０ｋｅＶドーズ量１０ ”〜１０ ”ｃｘｎ−
”で注入し第１のｐ形層１３を第１のｐ形層６と重なら
ないように形成する。
２を残したまま第２のフォトレジスト２３をパターニン
グし、フォトレジスト２２゜２３をマスクとして駆動Ｍ
Ｏ５のソース・ドレイン拡散層領域にボロンを５０ｋｅ
Ｖ〜１５０ｋｅＶドーズ量１０ ”〜１０ ”ｃｘｎ−
”で注入し第１のｐ形層１３を第１のｐ形層６と重なら
ないように形成する。
次いで第６図（Ｄ）に示すようにゲート電極ｌａ、ｌｃ
をマスクとしてリンを例えばエネルギ４０〜６０ｋｅＶ
、 ドーズ量ｌ Ｑ １２．〜ｌ Ｑ １４ａ１１−
２の条件でイオン打込みし、ソース・ドレインの低濃度
ｎ形拡散層３ｂ’ 、３ｄ’ 、３ｆ’ を第１のｐ形
層１３より浅く形成する。
をマスクとしてリンを例えばエネルギ４０〜６０ｋｅＶ
、 ドーズ量ｌ Ｑ １２．〜ｌ Ｑ １４ａ１１−
２の条件でイオン打込みし、ソース・ドレインの低濃度
ｎ形拡散層３ｂ’ 、３ｄ’ 、３ｆ’ を第１のｐ形
層１３より浅く形成する。
次で第６図（Ｅ）に示すように、ＣＶＤ法により全面に
酸化膜を堆積したのち異方性エツチングを用いゲート電
極１ａ、ｌｃの側壁にサイドウオールスペーサ２１を残
存させ、これをマスクとしてヒ素を例えばエネルギ５０
〜１００ｋｅＶ、ビーＸ：量１０１”〜１０１ＢＱｌ−
”の条件でイオン打込みし、ソース・ドレインの高濃度
ｎ形拡散層３ｂ。
酸化膜を堆積したのち異方性エツチングを用いゲート電
極１ａ、ｌｃの側壁にサイドウオールスペーサ２１を残
存させ、これをマスクとしてヒ素を例えばエネルギ５０
〜１００ｋｅＶ、ビーＸ：量１０１”〜１０１ＢＱｌ−
”の条件でイオン打込みし、ソース・ドレインの高濃度
ｎ形拡散層３ｂ。
３ｄ、３ｆを形成する。
次いで第６図（Ｆ）に示すように、層間絶縁膜１０をＣ
ＶＤ法等で厚さ５０〜３００ｎｍ堆積した後、接続孔１
４ｂをフォトレジステをマスクとして開孔した後、高抵
抗を形成する２層目多結晶シリコンをＣＶＤ法等で厚さ
５０〜２００ｎｍ堆積しフォトレジストをマスクとして
パターニングしたあとにヒ素またはリンを例えばエネル
ギ５０〜１００ｋｅｖ、ドーズ量１０１５〜１０ ”ｃ
ｍ−２の条件で低抵抗部７ｂ、７ｃを形成する。
ＶＤ法等で厚さ５０〜３００ｎｍ堆積した後、接続孔１
４ｂをフォトレジステをマスクとして開孔した後、高抵
抗を形成する２層目多結晶シリコンをＣＶＤ法等で厚さ
５０〜２００ｎｍ堆積しフォトレジストをマスクとして
パターニングしたあとにヒ素またはリンを例えばエネル
ギ５０〜１００ｋｅｖ、ドーズ量１０１５〜１０ ”ｃ
ｍ−２の条件で低抵抗部７ｂ、７ｃを形成する。
次いで第６図（Ｇ）に示すように層間絶縁膜１１をＣＶ
Ｄ法等で厚さ３００ ｎ ｍ 〜１０００ ｎ ｍ堆積
したのち接続孔４ｂを開孔し、厚さ５００ｎｍ〜１１０
００ｎのアルミニウム電極２ｂを形成する。
Ｄ法等で厚さ３００ ｎ ｍ 〜１０００ ｎ ｍ堆積
したのち接続孔４ｂを開孔し、厚さ５００ｎｍ〜１１０
００ｎのアルミニウム電極２ｂを形成する。
第７図は、本実施例における駆動ＭＯＳトランジスタの
断面である。第７図（Ｂ）は第７図（Ａ）における断面
Ａ−Ａ’の不純物分布である。ここで第１のＰ形層２５
の不純物濃度分布２５′の中心は、低濃度ｎ形拡散層２
４の接合深さくｐ形基板２１の不純物分布２１′と低濃
度ｎ形拡散層２４の不純物分布２４′の交点）、例えば
０．１〜０．３μｍよりも深い位置、例えば０．３〜０
．５μｍ、に形成され、第２のｐ形層２６の分布２６′
の中心は第１のｐ形層２５の分布２５′の中心よりも深
い位置、例えば０．３〜０．５μｍ、に形成する。
断面である。第７図（Ｂ）は第７図（Ａ）における断面
Ａ−Ａ’の不純物分布である。ここで第１のＰ形層２５
の不純物濃度分布２５′の中心は、低濃度ｎ形拡散層２
４の接合深さくｐ形基板２１の不純物分布２１′と低濃
度ｎ形拡散層２４の不純物分布２４′の交点）、例えば
０．１〜０．３μｍよりも深い位置、例えば０．３〜０
．５μｍ、に形成され、第２のｐ形層２６の分布２６′
の中心は第１のｐ形層２５の分布２５′の中心よりも深
い位置、例えば０．３〜０．５μｍ、に形成する。
本発明によれば、蓄積ノード部の接合容量を大きくする
ことができるため、α線の入射飛程に沿って発生する正
孔−電子小により蓄積電荷が変動することが小さくでき
、ソフトエラーの発生率を小さくする効果がある。
ことができるため、α線の入射飛程に沿って発生する正
孔−電子小により蓄積電荷が変動することが小さくでき
、ソフトエラーの発生率を小さくする効果がある。
第１図の本発明の一実施例の断面図、第２図は本発明の
一実施例の等価回路、第３図は本発明の一実施例のレイ
アウト図、第４図は従来構造の等価回路、第５図は従来
構造の断面図、第６図は本発明の一実施例の形成工程断
面図、第７図は本発明における駆動ＭＯ８）−ランジス
タの構造図である。 １・・・ワード線、２ａ、２ｂ−データ線、３ａ。 ３ｂ、６ｃ、３ｄ、３ｅ、３ｆ、、２３−ソース・ドレ
インｎ形拡散層、ｌａ、ｌｂ、ｌｃ・・・ゲート電極、
７ｅ・・・高抵抗ポリシリコン、１３・・・第１の２層
、６・・・第２の２層、３ｄ’ 、３ｆ’ 、２４・・
・低濃度ｎ形拡散層、４ａ、４ｂ・・・コンタクト孔。 代理人 弁理士 小川勝馬 ） 一２ノ 第１ コ 第２図 笛 ３ 図 ト曖−１セル／−−−−−−−−嘩一ト叫−１セ＝ル−
一−一−−−−う−第弘圏 第 ５′呂 第１ 図 （Ａ） （Ｂ） （Ｃン （Ｄ） 第 ｔ 図 （Ｅン （Ｆ） ＜Ｃ，ン 策 ７ ｍ （ＡＩ ＣＢ） 断胎Ａ−Ａ’ｖ不ヤ運均企珀
一実施例の等価回路、第３図は本発明の一実施例のレイ
アウト図、第４図は従来構造の等価回路、第５図は従来
構造の断面図、第６図は本発明の一実施例の形成工程断
面図、第７図は本発明における駆動ＭＯ８）−ランジス
タの構造図である。 １・・・ワード線、２ａ、２ｂ−データ線、３ａ。 ３ｂ、６ｃ、３ｄ、３ｅ、３ｆ、、２３−ソース・ドレ
インｎ形拡散層、ｌａ、ｌｂ、ｌｃ・・・ゲート電極、
７ｅ・・・高抵抗ポリシリコン、１３・・・第１の２層
、６・・・第２の２層、３ｄ’ 、３ｆ’ 、２４・・
・低濃度ｎ形拡散層、４ａ、４ｂ・・・コンタクト孔。 代理人 弁理士 小川勝馬 ） 一２ノ 第１ コ 第２図 笛 ３ 図 ト曖−１セル／−−−−−−−−嘩一ト叫−１セ＝ル−
一−一−−−−う−第弘圏 第 ５′呂 第１ 図 （Ａ） （Ｂ） （Ｃン （Ｄ） 第 ｔ 図 （Ｅン （Ｆ） ＜Ｃ，ン 策 ７ ｍ （ＡＩ ＣＢ） 断胎Ａ−Ａ’ｖ不ヤ運均企珀
Claims (1)
- 【特許請求の範囲】 １、半導体領域の表面上に設けられたフリップフロップ
を構成する２個の駆動トランジスタとこれら対を成す２
個の転送トランジスタと２個の負荷素子を有し、上記ト
ランジスタのソース・ドレイン拡散層がゲート電極端に
低濃度ｎ形拡散層を具備するスタティック型ランダムア
クセスメモリセルにおいて、少なくとも前記駆動トラン
ジスタのソース・ドレイン拡散層直下に低濃度ｎ形拡散
層の接合深さよりわずかに深い位置に分布の中心をもつ
第１のｐ形層が形成されかつ前記駆動トラジスタ領域に
前記第１のｐ形層より深い位置に分布の中心をもつ第２
のｐ形層が形成されて成ることを特徴とする半導体記装
置。 ２、半導体領域の主面をフィールド絶縁膜により素子分
離を行ない駆動トランジスタ領域にホトレジストマスク
でアクセプタイオン注入を行ない第２のｐ形層を形成す
る工程と、ゲート電極を第１のホトレジストマスクで加
工し該ホトレジストを残存させ駆動トランジスタ領域を
露出させるよう第２のホトレジストをパターニングする
工程と、前記第１のホトレジスト及び第２のホトレジス
トをマスクとしてアクセプタイオンの注入を行ない第１
のｐ層を形成する工程と、前記両ホトレジストを除去し
前記ゲート電極をマスクとして転送トランジスタ及び駆
動トランジスタのソース・ドレイン拡散層を形成する工
程と、を含むことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145054A JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145054A JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310164A true JPS63310164A (ja) | 1988-12-19 |
| JP2523645B2 JP2523645B2 (ja) | 1996-08-14 |
Family
ID=15376314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145054A Expired - Fee Related JP2523645B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523645B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219259A (ja) * | 1989-02-20 | 1990-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
-
1987
- 1987-06-12 JP JP62145054A patent/JP2523645B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219259A (ja) * | 1989-02-20 | 1990-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH043465A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体スタティックメモリ装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2523645B2 (ja) | 1996-08-14 |
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