JPH0322068A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH0322068A JPH0322068A JP2137328A JP13732890A JPH0322068A JP H0322068 A JPH0322068 A JP H0322068A JP 2137328 A JP2137328 A JP 2137328A JP 13732890 A JP13732890 A JP 13732890A JP H0322068 A JPH0322068 A JP H0322068A
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- speed link
- high speed
- processor
- adapter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は、主記憶装置と外部の高速リンクの間のデータ
転送の制御に関する。
転送の制御に関する。
Ｂ．従来の技術
プロセッサーＩ／Ｏ装置間及びプロセッサ間の通信はよ
く知られているが、例えばＩＢＭシステム／３７０の標
準ＯＥＭＩチャネルを用いた場合、ＩＢＭ製周辺装置の
通信速度は４．５Ｍバイト／秒に制限されていた。
く知られているが、例えばＩＢＭシステム／３７０の標
準ＯＥＭＩチャネルを用いた場合、ＩＢＭ製周辺装置の
通信速度は４．５Ｍバイト／秒に制限されていた。
米国規格協会（ＡＮＳＩ）は、高速チャネル（ＨＳＣ）
と呼ばれる新しい情報処理用Ｘ ３ Ｔ ９．３リンク
を提案している。それによれば、より２線式多重銅ケー
ブルを用いてデータ処理装置を接続し、その最大距離を
２５ｍとした場合のビークレートは８００又は１６００
Ｍビット／秒である。
と呼ばれる新しい情報処理用Ｘ ３ Ｔ ９．３リンク
を提案している。それによれば、より２線式多重銅ケー
ブルを用いてデータ処理装置を接続し、その最大距離を
２５ｍとした場合のビークレートは８００又は１６００
Ｍビット／秒である。
周知のユニプロセッサ・システムは、中心となるシステ
ム制御装Ｗ（ＳＣ）、主記憶制御装置（ＭＳＣ）を含む
主記憶装置（ＭＳ）、チャネル・プロセッサ（ＣＨ）、
及び１台の中央プロセッサ（ＣＰ）を含んでいる。複数
のシステム制御装置、並びに関連する主記憶装置、チャ
ネル・プロセッサ及び複数の中央プロセッサを有するマ
ルチプロセッサ・システムも知られている。
ム制御装Ｗ（ＳＣ）、主記憶制御装置（ＭＳＣ）を含む
主記憶装置（ＭＳ）、チャネル・プロセッサ（ＣＨ）、
及び１台の中央プロセッサ（ＣＰ）を含んでいる。複数
のシステム制御装置、並びに関連する主記憶装置、チャ
ネル・プロセッサ及び複数の中央プロセッサを有するマ
ルチプロセッサ・システムも知られている。
ページング記憶も周知である。例えば米国特許第４４７
６５２４号明細書は、チャネル・プロセッサや中央プロ
セッサには接続されない独立データ・バスをランダム・
アクセス・ページ記憶装置（ＰＳ）と主記憶装置の間に
設けたユニプロセッサ・システムを開示している。独立
データ・バス上のページ・データ転送は、チャネル・プ
ロセッサによって非同期的に、又は中央プロセッサによ
って同期的に（如何なるＣＨ動作からも独立して）制御
することができる。中央プロセッサは新規なＣＰ命令に
より、独立バス上の任意方向のページ転送を制御する。
６５２４号明細書は、チャネル・プロセッサや中央プロ
セッサには接続されない独立データ・バスをランダム・
アクセス・ページ記憶装置（ＰＳ）と主記憶装置の間に
設けたユニプロセッサ・システムを開示している。独立
データ・バス上のページ・データ転送は、チャネル・プ
ロセッサによって非同期的に、又は中央プロセッサによ
って同期的に（如何なるＣＨ動作からも独立して）制御
することができる。中央プロセッサは新規なＣＰ命令に
より、独立バス上の任意方向のページ転送を制御する。
次に第２図を参照しながら、上記米国特許のユニプロセ
ッサ・システムについて簡単に説明しておく。
ッサ・システムについて簡単に説明しておく。
第２図のユニプロセッサ・システムの中心はシステム制
御装置（ＳＣ）１１であり、それぞれのバスを介して、
ページ記憶制御装置（ＰＳＣ）１２、主記憶制御装！（
ＭＳＣ）１３、中央プロセッサ（ＣＰ）１４及びチャネ
ル・プロセッサ（ＣＨ）１６に接続されている。ＰＳＣ
１２はページ記憶アレイ（ＰＳＡ）１７のデータをアク
セスする。ＭＳＣ１３は主記憶アレイ（ＭＳＡ）１８の
データをアクセスし、ＣＨ１６は任意のＩ／Ｏ装Ｗ ｌ
９ Ａ〜１９Ｎのデータをアクセスする。ＰＳＣ１２
及びＰＳＡ１７がページ記憶装置（ＰＳ）を構成し、Ｍ
ＳＣ１３及びＭＳＡ１Ｂが主記憶装置（ＭＳ）を構成す
る。
御装置（ＳＣ）１１であり、それぞれのバスを介して、
ページ記憶制御装置（ＰＳＣ）１２、主記憶制御装！（
ＭＳＣ）１３、中央プロセッサ（ＣＰ）１４及びチャネ
ル・プロセッサ（ＣＨ）１６に接続されている。ＰＳＣ
１２はページ記憶アレイ（ＰＳＡ）１７のデータをアク
セスする。ＭＳＣ１３は主記憶アレイ（ＭＳＡ）１８の
データをアクセスし、ＣＨ１６は任意のＩ／Ｏ装Ｗ ｌ
９ Ａ〜１９Ｎのデータをアクセスする。ＰＳＣ１２
及びＰＳＡ１７がページ記憶装置（ＰＳ）を構成し、Ｍ
ＳＣ１３及びＭＳＡ１Ｂが主記憶装置（ＭＳ）を構成す
る。
ＭＳＣ１３及びＰＳＣ１２は両方向データ・バス２６で
接続され２．これは、ＰＳ及びＭＳ間の直接ページ転送
を可能にする独立データ・バスである。バス２６上のペ
ージ転送は、ＣＰ１４から制御バス２３へ出力される制
御信号又はＣＨ１６から制御バス２４へ出力される制御
信号により制御される。ＰＳのページ・アドレスはＳＣ
ＩＩからＭＳバス２１を通ってＭＳＣ１３へ送られ、そ
こからゲート１３Ａ及び１３Ｂ並びにＭＳ／ＰＳデータ
・バス２６を通ってＰＳへ送られる。ゲート１３Ａ及び
１３Ｂは、ＭＳバス２ｌ上の制御線信号により活動化さ
れて、ＭＳバス２１上のべ−ジ・アドレスをＭＳ／ＰＳ
データ・バス２６の方へ通し、更にＰＳＣ１２へのＰＳ
ページ・アドレスを示すためにＭＳ／ＰＳ制御線２７を
活動化する。ページ転送を開始するためにページ・アド
レスをＰＳへ送った後は、当該ページをアクセスするた
めのすべてのアドレス（ライン・アドレス）はＰＳ内部
で発生され、従ってバスを介する転送は不要である。
接続され２．これは、ＰＳ及びＭＳ間の直接ページ転送
を可能にする独立データ・バスである。バス２６上のペ
ージ転送は、ＣＰ１４から制御バス２３へ出力される制
御信号又はＣＨ１６から制御バス２４へ出力される制御
信号により制御される。ＰＳのページ・アドレスはＳＣ
ＩＩからＭＳバス２１を通ってＭＳＣ１３へ送られ、そ
こからゲート１３Ａ及び１３Ｂ並びにＭＳ／ＰＳデータ
・バス２６を通ってＰＳへ送られる。ゲート１３Ａ及び
１３Ｂは、ＭＳバス２ｌ上の制御線信号により活動化さ
れて、ＭＳバス２１上のべ−ジ・アドレスをＭＳ／ＰＳ
データ・バス２６の方へ通し、更にＰＳＣ１２へのＰＳ
ページ・アドレスを示すためにＭＳ／ＰＳ制御線２７を
活動化する。ページ転送を開始するためにページ・アド
レスをＰＳへ送った後は、当該ページをアクセスするた
めのすべてのアドレス（ライン・アドレス）はＰＳ内部
で発生され、従ってバスを介する転送は不要である。
ＭＳの動作は１３Ａ及び１３Ｂを除くと通常通りであり
、所与のデータ単位（例えば１２８バイトのライン）を
アクセスするためには、ＳＣＩＩから制御回路１３Ｃへ
のコマンドを必要とする。
、所与のデータ単位（例えば１２８バイトのライン）を
アクセスするためには、ＳＣＩＩから制御回路１３Ｃへ
のコマンドを必要とする。
ＳＣコマンドのライン・アドレスは通常の方法でＭＳバ
ス２ｌを介してＭＳへ転送される。もし複数の要求が同
時に出された場合は、ＳＣＩＩはライン要求コマンド毎
に別個の優先順位判断を行う。
ス２ｌを介してＭＳへ転送される。もし複数の要求が同
時に出された場合は、ＳＣＩＩはライン要求コマンド毎
に別個の優先順位判断を行う。
最も優先順位の高い要求元が常にＭＳをアクセスできる
ようにするため、ＳＣＩＩはＭＳアクセスの度に独立し
た優先順位判断を行う必要があり、各ＭＳ／ＰＳライン
転送ゲート１３Ｂは、ＳＣＩ１によるこの優先順位判断
に従う。そのため、要求されたページのラインが転送さ
れようとしている時に、そのＭＳ／ＰＳ転送の要求より
も優先順位の高い要求が出されると、ゲー１−１３Ｂを
介する前者のＭＳ／ＰＳ転送は、次にＭＳの優先権を得
るまで休止しなければならない。
ようにするため、ＳＣＩＩはＭＳアクセスの度に独立し
た優先順位判断を行う必要があり、各ＭＳ／ＰＳライン
転送ゲート１３Ｂは、ＳＣＩ１によるこの優先順位判断
に従う。そのため、要求されたページのラインが転送さ
れようとしている時に、そのＭＳ／ＰＳ転送の要求より
も優先順位の高い要求が出されると、ゲー１−１３Ｂを
介する前者のＭＳ／ＰＳ転送は、次にＭＳの優先権を得
るまで休止しなければならない。
ページ転送中のＭＳライン・アクセス毎に独立したＳＣ
優先順位判断を可能にするため、独立ＭＳ／ＰＳデータ
・バス２６を介する各ライン転送をＳＣに知らせなけれ
ばならない。同じＭＳアレイに対しては同時に１回のＭ
Ｓアクセスしか許されないので、そうしないと、ライン
転送中にＳＣ１１がＭＳアクセスを試みるようになるか
らである。
優先順位判断を可能にするため、独立ＭＳ／ＰＳデータ
・バス２６を介する各ライン転送をＳＣに知らせなけれ
ばならない。同じＭＳアレイに対しては同時に１回のＭ
Ｓアクセスしか許されないので、そうしないと、ライン
転送中にＳＣ１１がＭＳアクセスを試みるようになるか
らである。
上記米国特許に記載されている実施例では、ＭＳへのＳ
Ｃコマンドは、要求元のコマンド、すなわちＣＰ１４又
はＣｌ｛１６からのコマンドに応答して生戒される。従
って、ＭＳ／ＰＳバス上を何れかの方向に各ラインが転
送された後、次のラインを要求するか、又はページ転送
が完了したことを知らせるため、ＰＳからページ転送の
要求元へ信号が送られる。要求元は、ＰＳからの次ライ
ン要求に応答して、指定されたページにおける次のライ
ンを転送するためのコマンドをＳＣＩＩへ送る。このコ
マンドがＳＣＩＩにある他のＭＳ要求と競合する場合は
、ＳＣＩＩによってＭＳバスの優先権を与えられた時に
、ＭＳアクセスが可能になる。
Ｃコマンドは、要求元のコマンド、すなわちＣＰ１４又
はＣｌ｛１６からのコマンドに応答して生戒される。従
って、ＭＳ／ＰＳバス上を何れかの方向に各ラインが転
送された後、次のラインを要求するか、又はページ転送
が完了したことを知らせるため、ＰＳからページ転送の
要求元へ信号が送られる。要求元は、ＰＳからの次ライ
ン要求に応答して、指定されたページにおける次のライ
ンを転送するためのコマンドをＳＣＩＩへ送る。このコ
マンドがＳＣＩＩにある他のＭＳ要求と競合する場合は
、ＳＣＩＩによってＭＳバスの優先権を与えられた時に
、ＭＳアクセスが可能になる。
上述のライン転送コマンドはＰＳにも送られ、ＭＳ優先
権が要求されたのでＰＳは現在アドレス指定しているラ
インをアクセスすべきであることをＰＳに知らせる。
権が要求されたのでＰＳは現在アドレス指定しているラ
インをアクセスすべきであることをＰＳに知らせる。
ＭＳ／ＰＳバスは、一時に１つのサブライン単位（例え
ばダブルワードＤＷ又はカドワードθＷ）を何れかの方
向に転送する両方向バスとして設計できる。ライン毎で
みると、１６ＤＷ又は８θＷが転送されることになる。
ばダブルワードＤＷ又はカドワードθＷ）を何れかの方
向に転送する両方向バスとして設計できる。ライン毎で
みると、１６ＤＷ又は８θＷが転送されることになる。
ＰＳアクセス時間及びＭＳアクセス時間は必らずしも同
じではなく、ライン・アクセス・コマンドがＭＳ及びＰ
Ｓに届く時間も同じとは限らないので、全ページ・デー
夕の転送を確実に行うためには、ＰＳとＭＳの間のＭＳ
／ＰＳバスで何らかのバッファリングが必要となろう。
じではなく、ライン・アクセス・コマンドがＭＳ及びＰ
Ｓに届く時間も同じとは限らないので、全ページ・デー
夕の転送を確実に行うためには、ＰＳとＭＳの間のＭＳ
／ＰＳバスで何らかのバッファリングが必要となろう。
なお、本発明には関係がないので第２図には示さなかっ
たが、ＣＰ１４とＳＣＩＩＯ間及びＣＨ１６とＳＣＩＩ
の間にはそれぞれデータ・バスがある。
たが、ＣＰ１４とＳＣＩＩＯ間及びＣＨ１６とＳＣＩＩ
の間にはそれぞれデータ・バスがある。
Ｃ．発明が解決しようとする課題
第２図に示したような従来のシステムでは、主記憶装置
を高速チャネル或いは高速リンクに接続することはでき
なかった。従って、本発明の目的は、これを可能にする
ための手段（高速リンク・アダプタ）を提供することに
ある。
を高速チャネル或いは高速リンクに接続することはでき
なかった。従って、本発明の目的は、これを可能にする
ための手段（高速リンク・アダプタ）を提供することに
ある。
Ｄ．課題を解決するための手段
本発明によれば、上述のＨＳＣのような高速リンクと独
立バスを接続する高速リンク・アダプタが設けられる。
立バスを接続する高速リンク・アダプタが設けられる。
このアダプタは、入カバッファ、出力バッファ、及び独
立バスを介して主記憶装置（ＭＳ）との間でデータを転
送するための制御手段を含む。制御手段は、入カバッフ
ァにデータがあることを示す割込み信号を供給するため
の手段を含む。この割込み信号は、制御のために中央プ
ロセッサへ送られる。
立バスを介して主記憶装置（ＭＳ）との間でデータを転
送するための制御手段を含む。制御手段は、入カバッフ
ァにデータがあることを示す割込み信号を供給するため
の手段を含む。この割込み信号は、制御のために中央プ
ロセッサへ送られる。
Ｅ．実施例
システムを高速リンク（ＨＳＬ）に接続するための回路
を追加した例を第１図に示す。ＨＳＬは、ＡＮＳＩが提
案しているＨＳＣ規格と同様のものでもよい。全二重（
両方向）データフローのためにはそれを対にする必要が
ある。本実施例では、ＰＳの物理的空間を利用して、ペ
ージ記憶制御装置（ＰＳＣ）１２からページ記憶アレイ
（ｐｓＡ）１７へのバス・ケーブル１０２及び１０３並
びに制御ケーブル１０１を設ける。データ線及び制御線
はまずＰＳＡ１７に向けられ、次いで高速リンク・アダ
プタ（ＨＳＬＡ）３０に向けられる。
を追加した例を第１図に示す。ＨＳＬは、ＡＮＳＩが提
案しているＨＳＣ規格と同様のものでもよい。全二重（
両方向）データフローのためにはそれを対にする必要が
ある。本実施例では、ＰＳの物理的空間を利用して、ペ
ージ記憶制御装置（ＰＳＣ）１２からページ記憶アレイ
（ｐｓＡ）１７へのバス・ケーブル１０２及び１０３並
びに制御ケーブル１０１を設ける。データ線及び制御線
はまずＰＳＡ１７に向けられ、次いで高速リンク・アダ
プタ（ＨＳＬＡ）３０に向けられる。
外部ＨＳＬケーブル３５については、上述のＨＳＣ規格
で詳細に定められている。その仕様によれば、１本又は
２本の銅のより線対ケーブルが使用される。各ＨＳＬ
（あるいはＮＳＣ）はデータを一方廁にのみ転送できる
単信チャネルであるから、全二重動作のため２つのＨＳ
Ｌが使用される。データ転送及びそのフロー制御はバー
ス１・単位で行われる。各バーストは２５６個のワード
を含む。
で詳細に定められている。その仕様によれば、１本又は
２本の銅のより線対ケーブルが使用される。各ＨＳＬ
（あるいはＮＳＣ）はデータを一方廁にのみ転送できる
単信チャネルであるから、全二重動作のため２つのＨＳ
Ｌが使用される。データ転送及びそのフロー制御はバー
ス１・単位で行われる。各バーストは２５６個のワード
を含む。
各方向毎にケーブルを１本（全部で２本）追加すること
により、３２ビット・ワードのＨ Ｓ Ｌが６４ビット
・ワードに変えられる。中央プロセッサ（ＣＰ）１４で
実行されるシステム制御プログラム（ＳＣＰ）とＨＳＬ
Ａ３０の間での制御信号転送のため、信号ケーブル１０
０がＣＰ１４とＨＳＬＡ３０の間に設けられる。
により、３２ビット・ワードのＨ Ｓ Ｌが６４ビット
・ワードに変えられる。中央プロセッサ（ＣＰ）１４で
実行されるシステム制御プログラム（ＳＣＰ）とＨＳＬ
Ａ３０の間での制御信号転送のため、信号ケーブル１０
０がＣＰ１４とＨＳＬＡ３０の間に設けられる。
ＨＳＬＡ３０の回路構或を第３図に示す。図示のように
、ＨＳＬＡ３０は４つの主要構成要素、すなわち制御部
３１、マルチページ出力バッファ３２、マルチページ入
力バッファ３３及びサービス・プロセッサ（ＳＶＰ）３
４を含む。信号パスは、外部ＨＳＬケーブル３５、ＰＳ
Ａ１７との間のデータ／制御ケーブル１０１〜１０３及
びｃｐ１４との間の信号ケーブル１００を含む。制御部
３１はＨＳＬＡ３０の全体的な監視を行うもので、その
機能として、バッファ３２及び３３の管理、ＰＳＡ１７
を通過する信号の制御のもとてのバッファ・データの取
出し及び記憶、ＣＰ１４への割込み情報及び状況情報の
供給、外部ＨＳＬケーブル３５へ送出される制御信号及
びそこから受取る制御信号の認識及び処理、などがある
。
、ＨＳＬＡ３０は４つの主要構成要素、すなわち制御部
３１、マルチページ出力バッファ３２、マルチページ入
力バッファ３３及びサービス・プロセッサ（ＳＶＰ）３
４を含む。信号パスは、外部ＨＳＬケーブル３５、ＰＳ
Ａ１７との間のデータ／制御ケーブル１０１〜１０３及
びｃｐ１４との間の信号ケーブル１００を含む。制御部
３１はＨＳＬＡ３０の全体的な監視を行うもので、その
機能として、バッファ３２及び３３の管理、ＰＳＡ１７
を通過する信号の制御のもとてのバッファ・データの取
出し及び記憶、ＣＰ１４への割込み情報及び状況情報の
供給、外部ＨＳＬケーブル３５へ送出される制御信号及
びそこから受取る制御信号の認識及び処理、などがある
。
第４図は本実施例をより詳しく示している。
図示のように、種々の状態機械（ＳＭ）が使用される。
リンク受信ＳＭ４ １’ は、外部ＨＳＬケーブル３５
の入カケーブル５３及び５４上の制御信号を検出し、そ
れに応答する。このＳＭ４ １からの出力は先入れ先出
し（ＦＩＦＯ）制御バッファ４２へ送られ、そこから割
込み制御回路４３を介して最終的にＣＰ１４に割込みが
かけられる。
の入カケーブル５３及び５４上の制御信号を検出し、そ
れに応答する。このＳＭ４ １からの出力は先入れ先出
し（ＦＩＦＯ）制御バッファ４２へ送られ、そこから割
込み制御回路４３を介して最終的にＣＰ１４に割込みが
かけられる。
ＣＰｌ４は、プログラム同期のために、割込み制御回路
４３に肯定応答（ＡＣＫ）を返す。リンク送信ＳＭ４５
は、出力ケーブル５０上の他の外部ケーブル信号を検出
し、それに応答する。ＳＭ４５へのインターフェース信
号は、ＦＩＦＯ制御バッファ４６におけるパケット・カ
ウントを制御する。別のＳＭ対、すなわち書込みレジス
タＳＭ４７及び送信ＳＭ４ Ｂは、送信データ・バッフ
ァ４９を介するＨＳＬ出力データ転送を制御する。ＨＳ
Ｌが８００Ｍビット／秒（ＩＯＯＭバイト／秒）及び１
６００Ｍビット／秒（２００Ｍバイト／秒）のいずれで
動作しているのかに応じて、２本又は４本の外部ケーブ
ルが付設される。１００Ｍバイト・モードの場合は、出
力データ／制御ケーブル５０は１本しか必要としない。
４３に肯定応答（ＡＣＫ）を返す。リンク送信ＳＭ４５
は、出力ケーブル５０上の他の外部ケーブル信号を検出
し、それに応答する。ＳＭ４５へのインターフェース信
号は、ＦＩＦＯ制御バッファ４６におけるパケット・カ
ウントを制御する。別のＳＭ対、すなわち書込みレジス
タＳＭ４７及び送信ＳＭ４ Ｂは、送信データ・バッフ
ァ４９を介するＨＳＬ出力データ転送を制御する。ＨＳ
Ｌが８００Ｍビット／秒（ＩＯＯＭバイト／秒）及び１
６００Ｍビット／秒（２００Ｍバイト／秒）のいずれで
動作しているのかに応じて、２本又は４本の外部ケーブ
ルが付設される。１００Ｍバイト・モードの場合は、出
力データ／制御ケーブル５０は１本しか必要としない。
２００Ｍバイト・モードでは、もう１本の出力ケーブル
５ｌを必要とする．送信データ・バッファ４９がどのモ
ードで動作するかは、ＳＭ４ Ｂにあるジャンパによっ
て選択される。出力データは、１４４ビットの記憶バス
５２に含まれるデータ・バスを介して送信データ・バッ
ファ４９へ供給される。
５ｌを必要とする．送信データ・バッファ４９がどのモ
ードで動作するかは、ＳＭ４ Ｂにあるジャンパによっ
て選択される。出力データは、１４４ビットの記憶バス
５２に含まれるデータ・バスを介して送信データ・バッ
ファ４９へ供給される。
入力データの場合は、受信データ・バッファ５５のモー
ドを変える受信ＳＭ５８中のジャンパによって、１００
Ｍバイト・モードか２００Ｍバイト・モードかを選択さ
れる。ＩＯＯＭバイト・モードでは、外部ケーブル５３
を１本しか使用しない。２００Ｍバイト・モードでは、
もう１本の外部ケーブル５４が含まれる。人力データは
受信データ・バッファ５５に受取られる。割込み制御回
路４３を介してＣＰ及びＳＣＰへ送られる制御情報は、
熱伝導モジュール（ＴＣＭ）ＳＭ５７、受信ＳＭ５Ｂ及
び読取りレジスタＳＭ５ ９の制御のちとに、この受信
データをＳＣ５ ６へ取込むための手段を与える。受信
データは１４４ビットのＳＣ取出しバス６０を介してＳ
Ｃ５６へ送られ、最終的にＭＳに受取られる。
ドを変える受信ＳＭ５８中のジャンパによって、１００
Ｍバイト・モードか２００Ｍバイト・モードかを選択さ
れる。ＩＯＯＭバイト・モードでは、外部ケーブル５３
を１本しか使用しない。２００Ｍバイト・モードでは、
もう１本の外部ケーブル５４が含まれる。人力データは
受信データ・バッファ５５に受取られる。割込み制御回
路４３を介してＣＰ及びＳＣＰへ送られる制御情報は、
熱伝導モジュール（ＴＣＭ）ＳＭ５７、受信ＳＭ５Ｂ及
び読取りレジスタＳＭ５ ９の制御のちとに、この受信
データをＳＣ５ ６へ取込むための手段を与える。受信
データは１４４ビットのＳＣ取出しバス６０を介してＳ
Ｃ５６へ送られ、最終的にＭＳに受取られる。
第５図及び第６図は、米国特許第４４７６５２４号明細
書に記載されているページイン命令及びページアウト命
令のフォーマットを示したものである。これらの命令の
実行によって生或されたページ・アドレスは、結果とし
ての有効アドレスが設定されたＰＳレンジの範囲内にあ
るかどうかを決定するために、ＰＳ及びＨＳＬＡ回路で
調べられる。ＰＳレンジ内にあれば、ＭＳとＰＳの間で
通常のページイン／ページアウト動作が続けられる。Ｐ
Ｓレンジを越えるアドレスは、ＨＳＬＡオペレーション
が要求されているかどうかを決定するために、ＨＳＬＡ
回路で調べられる。本実施例でのアドレス方式を第７図
に示す。有効アドレスがＨＳＬオペレーションに関係す
るものであれば、図示のように４つの固有アドレスが解
読される。
書に記載されているページイン命令及びページアウト命
令のフォーマットを示したものである。これらの命令の
実行によって生或されたページ・アドレスは、結果とし
ての有効アドレスが設定されたＰＳレンジの範囲内にあ
るかどうかを決定するために、ＰＳ及びＨＳＬＡ回路で
調べられる。ＰＳレンジ内にあれば、ＭＳとＰＳの間で
通常のページイン／ページアウト動作が続けられる。Ｐ
Ｓレンジを越えるアドレスは、ＨＳＬＡオペレーション
が要求されているかどうかを決定するために、ＨＳＬＡ
回路で調べられる。本実施例でのアドレス方式を第７図
に示す。有効アドレスがＨＳＬオペレーションに関係す
るものであれば、図示のように４つの固有アドレスが解
読される。
これは、データ・レジスタ、状況レジスタ及びＨＳＬＡ
制御レジスタの読取り及び書込みを行わせる。
制御レジスタの読取り及び書込みを行わせる。
これまで説明してきたシステムは、ユニプロセッサ・シ
ステムを高速リンクに接続するものであったが、本発明
は、第８図に示すように、２つのマルチプロセッサを接
続する場合にも適用できる．第８図の例では、マルチプ
ロセッサ８１及び８２が接続される。マルチプロセッサ
８１においては、独立バス８３が主記憶装置（ＭＳ）９
３とページ記憶装置（ＰＳ）９１の間を接続している。
ステムを高速リンクに接続するものであったが、本発明
は、第８図に示すように、２つのマルチプロセッサを接
続する場合にも適用できる．第８図の例では、マルチプ
ロセッサ８１及び８２が接続される。マルチプロセッサ
８１においては、独立バス８３が主記憶装置（ＭＳ）９
３とページ記憶装置（ＰＳ）９１の間を接続している。
このバスはページ記憶制御装置（ｐｓｃ）を介して高速
リンク・アダプタ（ＨＳＬＡ）８４及び高速リンク（Ｈ
ＳＬ）８５に接続される。リンクの他端には、別の高速
リンク・アダプタ（ＨＳＬＡ）８６がある。このＨＳＬ
Ａ８６はマルチプロセッサ８２のページ記憶装置（ＰＳ
）８７に接続され、更に独立バス８８を介して主記憶装
置（ＭＳ）１３９に接続される。このようにして、２つ
のマルチプロセッサ８ｌ及び８２を高速リンクを介して
接続することができる。第８図の実施例では、各プロセ
ッサのＭＳ間のデータ転送が可能である。
リンク・アダプタ（ＨＳＬＡ）８４及び高速リンク（Ｈ
ＳＬ）８５に接続される。リンクの他端には、別の高速
リンク・アダプタ（ＨＳＬＡ）８６がある。このＨＳＬ
Ａ８６はマルチプロセッサ８２のページ記憶装置（ＰＳ
）８７に接続され、更に独立バス８８を介して主記憶装
置（ＭＳ）１３９に接続される。このようにして、２つ
のマルチプロセッサ８ｌ及び８２を高速リンクを介して
接続することができる。第８図の実施例では、各プロセ
ッサのＭＳ間のデータ転送が可能である。
本発明は、種々の構戒をとり得るマルチクラスタ・シス
テムへも拡張できる。その一例を第９図に示す。第９図
の例では、・４つのプロセッサ複合体（クラスタ）の間
で任意の同時通信を行えるように各クラスクが相互接続
される。各クラスタには３つのＨＳＬＡが対称的に設け
られる。一般に、クラスタの数をＮとすると、各クラス
タに必要なＨＳＬＡＯ数はＮ−１である。
テムへも拡張できる。その一例を第９図に示す。第９図
の例では、・４つのプロセッサ複合体（クラスタ）の間
で任意の同時通信を行えるように各クラスクが相互接続
される。各クラスタには３つのＨＳＬＡが対称的に設け
られる。一般に、クラスタの数をＮとすると、各クラス
タに必要なＨＳＬＡＯ数はＮ−１である。
Ｆ．発明の効果
本発明によれば、ユニプロセッサやマルチプロセッサの
主記憶装置とＩ｛ＳＣのような高速リンクとの間で独立
バスを介して情報を転送することができる。
主記憶装置とＩ｛ＳＣのような高速リンクとの間で独立
バスを介して情報を転送することができる。
第１図は本発明の一実施例を示すブロック図。
第２図は従来のユニプロセッサ・システムを示すブロッ
ク図。 第３図は高速リンク・アダプタ（ＨＳＬＡ）の構成を示
すブロック図。 第４図はＨＳＬＡ回路の主要構或要素を示すブロック図
。 第５図は従来のページイン命令のフォーマットを示す図
。 第６図は従来のページアウト命令のフォーマットを示す
図。 第７図は設定されたＰＳ及びＨＳＬアドレス空間の間の
関係を示す図。 第８図及び第９図は本発明の他の実施例を示すブロック
図。
ク図。 第３図は高速リンク・アダプタ（ＨＳＬＡ）の構成を示
すブロック図。 第４図はＨＳＬＡ回路の主要構或要素を示すブロック図
。 第５図は従来のページイン命令のフォーマットを示す図
。 第６図は従来のページアウト命令のフォーマットを示す
図。 第７図は設定されたＰＳ及びＨＳＬアドレス空間の間の
関係を示す図。 第８図及び第９図は本発明の他の実施例を示すブロック
図。
Claims (5)
- （１）主記憶装置、システム制御装置、中央プロセッサ
、チャネル・プロセッサ、及び前記主記憶装置に直接接
続された独立バスを含むプロセッサ・システムと、 一端を外部の高速リンクに、他端を前記独立バスに接続
され、前記システム制御装置からの所定のアドレスに応
答して、前記独立バスを介して前記主記憶装置を前記高
速リンクに直接接続する高速リンク・アダプタと、 を具備するデータ処理システム。 - （２）前記プロセッサ・システムは前記独立バスに接続
されたページ記憶装置を含み、前記アダプタとの接続が
前記高速リンクに割振られたアドレスに対するページン
グ命令として取扱われる請求項１に記載のデータ処理シ
ステム。 - （３）前記高速リンクの他端が第２のプロセッサ・シス
テムに含まれる第２の高速リンク・アダプタに接続され
る請求項１に記載のデータ処理システム。 - （４）前記プロセッサ・システムを複数設けると共に、
各プロセッサ・システムに関連して複数の高速リンク・
アダプタを設け、各該高速リンク・アダプタを高速リン
クを介して他のプロセッサに関連する特定の高速リンク
・アダプタに接続することにより任意のプロセッサ・シ
ステム間通信を行う請求項１に記載のデータ処理システ
ム。 - （５）前記高速リンク・アダプタは、前記高速リンクか
らのデータを受取る入力バッファ、前記高速リンクへ出
力するデータを保持する出力バッファ、当該アダプタに
関するデータ入出力を制御する手段、及び前記入力バツ
フアへのデータ入力があつた時に割込み信号を発生する
手段を含む請求項１に記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/358,774 US5218677A (en) | 1989-05-30 | 1989-05-30 | Computer system high speed link method and means |
| US358774 | 1989-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322068A true JPH0322068A (ja) | 1991-01-30 |
| JPH0610799B2 JPH0610799B2 (ja) | 1994-02-09 |
Family
ID=23410987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137328A Expired - Lifetime JPH0610799B2 (ja) | 1989-05-30 | 1990-05-29 | データ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5218677A (ja) |
| EP (1) | EP0400794A3 (ja) |
| JP (1) | JPH0610799B2 (ja) |
| CA (1) | CA2015214C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5167299A (en) * | 1991-11-08 | 1992-12-01 | Arthur Nusbaum | Safety net arrangement for building elevator shafts |
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| US5623644A (en) * | 1994-08-25 | 1997-04-22 | Intel Corporation | Point-to-point phase-tolerant communication |
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| US11474828B2 (en) | 2019-10-03 | 2022-10-18 | Micron Technology, Inc. | Initial data distribution for different application processes |
| US11599384B2 (en) | 2019-10-03 | 2023-03-07 | Micron Technology, Inc. | Customized root processes for individual applications |
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| US4669043A (en) * | 1984-02-17 | 1987-05-26 | Signetics Corporation | Memory access controller |
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| US4912636A (en) * | 1987-03-13 | 1990-03-27 | Magar Surendar S | Data processing device with multiple on chip memory buses |
-
1989
- 1989-05-30 US US07/358,774 patent/US5218677A/en not_active Expired - Fee Related
-
1990
- 1990-04-10 EP EP19900303881 patent/EP0400794A3/en not_active Withdrawn
- 1990-04-23 CA CA002015214A patent/CA2015214C/en not_active Expired - Fee Related
- 1990-05-29 JP JP2137328A patent/JPH0610799B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CA2015214C (en) | 1996-01-02 |
| EP0400794A3 (en) | 1993-07-14 |
| CA2015214A1 (en) | 1990-11-30 |
| EP0400794A2 (en) | 1990-12-05 |
| US5218677A (en) | 1993-06-08 |
| JPH0610799B2 (ja) | 1994-02-09 |
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