JPH03220731A - ＧａＡｓＦＥＴ - Google Patents
ＧａＡｓＦＥＴInfo
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- JPH03220731A JPH03220731A JP1555790A JP1555790A JPH03220731A JP H03220731 A JPH03220731 A JP H03220731A JP 1555790 A JP1555790 A JP 1555790A JP 1555790 A JP1555790 A JP 1555790A JP H03220731 A JPH03220731 A JP H03220731A
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- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 16
- 230000007547 defect Effects 0.000 abstract description 9
- 239000013078 crystal Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
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- 239000007788 liquid Substances 0.000 abstract 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＧａＡｓＦＥＴに係り、特にドレイン電流の
漏れが少なく、高ゲインで低雑音特性を得ることのでき
るＧａＡｓＦＥＴに関する。
漏れが少なく、高ゲインで低雑音特性を得ることのでき
るＧａＡｓＦＥＴに関する。
（従来の技術）
第７図の素子断面模式図に示すようにｎ型ＧａＡｓ能動
層１０１とＧａＡｓバッファ層１０２との間に、ＧａＡ
ｓよりバンドギャップエネルギの大きいＡｊ！ＧａＡｓ
をバッファ層１０３として形成して、ＧａＡｓとＡＩＬ
ＧａＡｓ間のへテロ接合のエネルギ障壁によってドレイ
ン電流の漏れを少なくする技術は知られている。ＡＪ２
ＧａＡｓバッファ層１０３としてはアンドープまたはＰ
型が用いられており、Ｐ型ＡｌＧａＡｓの方がドレイン
電流漏れに対する障壁効果は大きい。
層１０１とＧａＡｓバッファ層１０２との間に、ＧａＡ
ｓよりバンドギャップエネルギの大きいＡｊ！ＧａＡｓ
をバッファ層１０３として形成して、ＧａＡｓとＡＩＬ
ＧａＡｓ間のへテロ接合のエネルギ障壁によってドレイ
ン電流の漏れを少なくする技術は知られている。ＡＪ２
ＧａＡｓバッファ層１０３としてはアンドープまたはＰ
型が用いられており、Ｐ型ＡｌＧａＡｓの方がドレイン
電流漏れに対する障壁効果は大きい。
（発明が解決しようとする課題）
しかし、ＧａＡｓ能動層１０１とＡｌＧａＡｓバッファ
層１０３とは異種（ヘテロ〉接合となるため、接合界面
に結晶欠陥が発生する。まｋ、このような接合構造は一
般にＭＯＣＶＤ法（有機金属気相エピタキシャル成長性
）やＭＢＥ法（分子線エピタキー）で形成されるが、Ｐ
型ＡｌＧａＡｓをバッファ層として用いる場合、Ｐ型不
純物が充分に活性化されずに格子間に位置し深い準位を
作このようにヘテロ接合界面およびＡｕＧａＡｓ層に欠
陥が存在すると、この欠陥を介してキャリアの発生・再
結合がおこり、ＦＥＴとしてはノイズ（特に低周波域で
の４／ｆノイズ）の増加につながるという問題がある。
層１０３とは異種（ヘテロ〉接合となるため、接合界面
に結晶欠陥が発生する。まｋ、このような接合構造は一
般にＭＯＣＶＤ法（有機金属気相エピタキシャル成長性
）やＭＢＥ法（分子線エピタキー）で形成されるが、Ｐ
型ＡｌＧａＡｓをバッファ層として用いる場合、Ｐ型不
純物が充分に活性化されずに格子間に位置し深い準位を
作このようにヘテロ接合界面およびＡｕＧａＡｓ層に欠
陥が存在すると、この欠陥を介してキャリアの発生・再
結合がおこり、ＦＥＴとしてはノイズ（特に低周波域で
の４／ｆノイズ）の増加につながるという問題がある。
この発明はこのような課題を解決するためなされたもの
て、その目的はトレイン電流の漏れが少なく、かつ、ヘ
テロ接合界面やＡｆｌＧａＡｓ中の結晶欠陥の影響を低
減したＧａＡｓＦＥＴを提供することにある。
て、その目的はトレイン電流の漏れが少なく、かつ、ヘ
テロ接合界面やＡｆｌＧａＡｓ中の結晶欠陥の影響を低
減したＧａＡｓＦＥＴを提供することにある。
（課題を解決するための手段）
前記課題を解決するためこの発明に係るＧａＡｓＦＥＴ
は、ＧａＡｓ能動層とＡｕＧａＡｓバッファ層との間に
、アンドープＧａＡｓ層、もしくは、アンドープＧａＡ
ｓ層とアンドープＡｌＧａＡｓ層を設けたことを特徴と
する。
は、ＧａＡｓ能動層とＡｕＧａＡｓバッファ層との間に
、アンドープＧａＡｓ層、もしくは、アンドープＧａＡ
ｓ層とアンドープＡｌＧａＡｓ層を設けたことを特徴と
する。
（作用）
前記構造ではＧａＡｓ能動層とアンドープＧａＡｓ層は
同種（ホモ）接合となり、従来構造て問題であった異種
（ヘテロ）接合界面の結晶欠陥を低減てきる。さらに、
ＧａＡｓ能動層とアン）・−プＧａＡｓ間のエネルギ障
壁によりＡｕＧａＡｓ層へのトレイン電流の漏れが低減
され、／ｍＱＧａＡｓ内の結晶欠陥の影響もＧａＡ ｓ
層により低減できる。
同種（ホモ）接合となり、従来構造て問題であった異種
（ヘテロ）接合界面の結晶欠陥を低減てきる。さらに、
ＧａＡｓ能動層とアン）・−プＧａＡｓ間のエネルギ障
壁によりＡｕＧａＡｓ層へのトレイン電流の漏れが低減
され、／ｍＱＧａＡｓ内の結晶欠陥の影響もＧａＡ ｓ
層により低減できる。
なお、不純物欠陥の多いＰ型ＡＪ２ＧａＡｓをバッファ
層として用いる場合には、Ｎ型ＧａＡｓ能動層の下に絶
縁性ＧａＡｓ層、絶縁性ＡｌｌＧａＡｓ層、Ｐ型Ａｆｌ
ＧａＡｓバッファ層を設りる構造とすることにより、Ｐ
型ＡｕＧａＡｓ層の結晶欠陥による影響をさらに低減す
ることかできる。
層として用いる場合には、Ｎ型ＧａＡｓ能動層の下に絶
縁性ＧａＡｓ層、絶縁性ＡｌｌＧａＡｓ層、Ｐ型Ａｆｌ
ＧａＡｓバッファ層を設りる構造とすることにより、Ｐ
型ＡｕＧａＡｓ層の結晶欠陥による影響をさらに低減す
ることかできる。
（実施例）
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図は請求項１に係るＧａＡｓＦＥＴの構造を示す断
面模式図である。
面模式図である。
ＧａＡｓＦＥＴ１は、半絶縁性（１０７Ω’ｃｍ以上）
のＧａＡｓ基板１１の上にアンドープＧａＡｓバッファ
層１２を厚さ約０．５μｍ、アンドープＡＪＩＬＧａＡ
ｓ （Ａｆｌ比０．２）バッファ層１３を厚さ約１．５
μｍ、アンドープＧａＡｓ層１４を厚さ約０．３ μｍ
、 Ｎ型ＧａＡｓ （Ｎｄ＝１．５ ｘｌ ０ ”７ｃ
ｍ３）能動層１５を約０．３ μｍ、 Ｎ生型ＧａＡｓ
（Ｎｄ＝１ｘｌ ０１１ｔ／Ｃｍ３ ）コンタク）・
層１６を厚さ約０．２ μｍ、ＭＯＣＶＤ法で成長させ
た後に、ゲート電極１７のコンタクト部のＮ＋型ＧａＡ
ｓコンタクト層１６をりん酸系（リン酸３・過水１・水
５０）またはクエン酸系（クエン酸１００：過水８・水
１０）のエツチング液で除去し、次に、ソース電極１８
およびドレイン電極１９のオーくツク電、１ｉ（ＡｕＧ
ｅＮｉ）、ならびにショットキ型のゲート電極１７を形
成して、ＭＥＳ型のＦＥＴを構成する。
のＧａＡｓ基板１１の上にアンドープＧａＡｓバッファ
層１２を厚さ約０．５μｍ、アンドープＡＪＩＬＧａＡ
ｓ （Ａｆｌ比０．２）バッファ層１３を厚さ約１．５
μｍ、アンドープＧａＡｓ層１４を厚さ約０．３ μｍ
、 Ｎ型ＧａＡｓ （Ｎｄ＝１．５ ｘｌ ０ ”７ｃ
ｍ３）能動層１５を約０．３ μｍ、 Ｎ生型ＧａＡｓ
（Ｎｄ＝１ｘｌ ０１１ｔ／Ｃｍ３ ）コンタク）・
層１６を厚さ約０．２ μｍ、ＭＯＣＶＤ法で成長させ
た後に、ゲート電極１７のコンタクト部のＮ＋型ＧａＡ
ｓコンタクト層１６をりん酸系（リン酸３・過水１・水
５０）またはクエン酸系（クエン酸１００：過水８・水
１０）のエツチング液で除去し、次に、ソース電極１８
およびドレイン電極１９のオーくツク電、１ｉ（ＡｕＧ
ｅＮｉ）、ならびにショットキ型のゲート電極１７を形
成して、ＭＥＳ型のＦＥＴを構成する。
第２図は請求項１に係るＧａＡｓＦＥＴのエネルギ構造
図である。
図である。
第１図に示した構造のＧａＡｓＦＥＴ１ては、ドレイン
電流の半絶縁性ＧａＡｓ基板１１側への漏れは、アンド
ープＧａＡｓ層１４およびアンドープＡｌＧａＡｓバッ
ファ層１３で阻止される。
電流の半絶縁性ＧａＡｓ基板１１側への漏れは、アンド
ープＧａＡｓ層１４およびアンドープＡｌＧａＡｓバッ
ファ層１３で阻止される。
第３図はＦＥＴの電圧−電流特性を示すグラフである。
同図（ａ）は、第１図に示したＧａＡｓＦＥＴＩのドレ
イン−ソース間電圧（ＶＤＳ）に対するドレイン電流（
ＩＤＳ）特性をゲート電圧（ＶＧＳ）をパラメータにし
て示したものであり、同図（ｂ）は第７図に示す従来構
造のＦＥＴの同様な特性である。第３図の電圧−電流特
性に示されるように、請求項１に係るＧａＡｓＦＥＴ１
はトレイン電流（ＩＤＳ）のリークが少ない。
イン−ソース間電圧（ＶＤＳ）に対するドレイン電流（
ＩＤＳ）特性をゲート電圧（ＶＧＳ）をパラメータにし
て示したものであり、同図（ｂ）は第７図に示す従来構
造のＦＥＴの同様な特性である。第３図の電圧−電流特
性に示されるように、請求項１に係るＧａＡｓＦＥＴ１
はトレイン電流（ＩＤＳ）のリークが少ない。
第４図はＦＥＴの雑音特性を示すグラフである。第４図
において、縦軸は入力等価電圧を、横軸は周波数を表わ
している。同図中の実線は請求項１に係るＧａＡｓＦＥ
Ｔ１の雑音特性を、点線は第７図に示す従来構造のＦＥ
Ｔの雑音特性を示す。ＧａＡｓＦＥＴ１は入力等価雑音
電圧が低減している。
において、縦軸は入力等価電圧を、横軸は周波数を表わ
している。同図中の実線は請求項１に係るＧａＡｓＦＥ
Ｔ１の雑音特性を、点線は第７図に示す従来構造のＦＥ
Ｔの雑音特性を示す。ＧａＡｓＦＥＴ１は入力等価雑音
電圧が低減している。
第５図は請求項２に係るＧａＡｓＦＥＴの構造を示す断
面模式図である。
面模式図である。
請求項２に係るＧａＡｓＦＥＴ２は、半絶縁性（１０７
Ω・ｃｍ以上）のＧａＡｓ基板２１の上に、Ｐ型ＧａＡ
ｓ （Ｎａ＝２ｘ １０１７／ｃｍ３）バッファ層２２
を厚さ約０．５ μｍ、Ｐ型ＡｌＧａＡｓ （Ａｎ比０
．２．Ｎ ａ ＝ ２ ｘ １０１７／ｃｍ３）バッフ
ァ層２３を厚さ約１．５μｍ、アンドープＡｌＧａＡｓ
（ＡＪ２比０．２）層２４を厚さ約１．０μｍ、アン
ドープＧａＡｓ層２５を厚さ約０．３ μｍ、 Ｎ型Ｇ
ａＡｓ （Ｎｄ＝１．５ ｘ １０１７／ｃｍ３）能動
層２６を厚さ約０．３ μｍ、 Ｎ生型ＧａＡｓ （Ｎ
ｄ＝１ ｘ １０１８／ｃｍ３）コンタクト層２７を厚
さ約０．２μｍ、ＭＯＣＶＤ法で成長させた後に、ゲー
ト電極２８のコンタクト部のＮ生型ＧａＡｓコンタクト
層２７をリン酸系またはクエン酸系のエツチング液で除
去し、次に、ソース電極２９およびドレイン電極３０の
オーミック電極（ＡｕＧｅＮｉ）ならびに、ショットキ
型のゲート電極２８を形成して、ＭＥＳ型のＦＥＴを構
成する。
Ω・ｃｍ以上）のＧａＡｓ基板２１の上に、Ｐ型ＧａＡ
ｓ （Ｎａ＝２ｘ １０１７／ｃｍ３）バッファ層２２
を厚さ約０．５ μｍ、Ｐ型ＡｌＧａＡｓ （Ａｎ比０
．２．Ｎ ａ ＝ ２ ｘ １０１７／ｃｍ３）バッフ
ァ層２３を厚さ約１．５μｍ、アンドープＡｌＧａＡｓ
（ＡＪ２比０．２）層２４を厚さ約１．０μｍ、アン
ドープＧａＡｓ層２５を厚さ約０．３ μｍ、 Ｎ型Ｇ
ａＡｓ （Ｎｄ＝１．５ ｘ １０１７／ｃｍ３）能動
層２６を厚さ約０．３ μｍ、 Ｎ生型ＧａＡｓ （Ｎ
ｄ＝１ ｘ １０１８／ｃｍ３）コンタクト層２７を厚
さ約０．２μｍ、ＭＯＣＶＤ法で成長させた後に、ゲー
ト電極２８のコンタクト部のＮ生型ＧａＡｓコンタクト
層２７をリン酸系またはクエン酸系のエツチング液で除
去し、次に、ソース電極２９およびドレイン電極３０の
オーミック電極（ＡｕＧｅＮｉ）ならびに、ショットキ
型のゲート電極２８を形成して、ＭＥＳ型のＦＥＴを構
成する。
第６図は請求項２に係るＧａＡｓＦＥＴのエネルギ構造
図である。
図である。
第５図に示した構造のＧａＡｓＦＥＴ２では、ドレイン
電流の半絶縁性ＧａＡｓ基板２１側への漏れは、アンド
ープＧａＡｓ層２５、アンドープＡｆ！、ＧａＡｓバッ
ファ層２４、および、Ｐ型ＡＪ２ＧａＡｓバッファ層２
３で阻止される。
電流の半絶縁性ＧａＡｓ基板２１側への漏れは、アンド
ープＧａＡｓ層２５、アンドープＡｆ！、ＧａＡｓバッ
ファ層２４、および、Ｐ型ＡＪ２ＧａＡｓバッファ層２
３で阻止される。
なお、各実施例ともショットキゲートを形成したＭＥＳ
ＦＥＴについて説明したが、接合形ＦＥＴ （Ｊ−ＦＥ
Ｔ）についても同様の構造で同じ効果が得られる。
ＦＥＴについて説明したが、接合形ＦＥＴ （Ｊ−ＦＥ
Ｔ）についても同様の構造で同じ効果が得られる。
接合形ＦＥＴの製作工程の１例を以下に説明する。
ＭＯＣＶＤ法による結晶成長後に、５ｉ３Ｎ４Ｈ＠を厚
さ１５００オングストローム形成し、ゲート部にドライ
エツチングで窓あけを行なう。次にＺｎＡｓを拡散源と
して封管法でＺｎ拡散（５５０ｔ Ｘ １００分）を行
ないＰ形ＧａＡｓゲートを形成し、ゲート金属（ＡｕＢ
ｅ）を形成する。次に、ソースおよびドレイン部にＳｉ
３Ｎ４膜の窓あけを行なった後にオーよツク電極（Ａｕ
ＧｅＮｉ）を形成して接合形ＦＥＴを構成する。
さ１５００オングストローム形成し、ゲート部にドライ
エツチングで窓あけを行なう。次にＺｎＡｓを拡散源と
して封管法でＺｎ拡散（５５０ｔ Ｘ １００分）を行
ないＰ形ＧａＡｓゲートを形成し、ゲート金属（ＡｕＢ
ｅ）を形成する。次に、ソースおよびドレイン部にＳｉ
３Ｎ４膜の窓あけを行なった後にオーよツク電極（Ａｕ
ＧｅＮｉ）を形成して接合形ＦＥＴを構成する。
（発明の効果）
以上説明したように本発明に係るＧａＡｓＦＥＴは、Ｇ
ａＡｓ能動層とＡｌ１ＧａＡｓバッファ層との間にアン
ドープＧａＡｓ層、もしくは、アンドープＧａＡｓ層と
アンドープＡ立ＧａＡｓ層を設けたので、ドレイン電流
のＧａＡｓ基板へのリークが低減できる。また、ＧａＡ
ｓ能動層とアンドープＧａＡｓ層とは同種（ホモ）接合
となり、この接合界面での結晶欠陥を低減できるので、
ＦＥＴ内部で発生するノイズ（特に低周波域での１７ｆ
ノイズ）を小さくすることができる。
ａＡｓ能動層とＡｌ１ＧａＡｓバッファ層との間にアン
ドープＧａＡｓ層、もしくは、アンドープＧａＡｓ層と
アンドープＡ立ＧａＡｓ層を設けたので、ドレイン電流
のＧａＡｓ基板へのリークが低減できる。また、ＧａＡ
ｓ能動層とアンドープＧａＡｓ層とは同種（ホモ）接合
となり、この接合界面での結晶欠陥を低減できるので、
ＦＥＴ内部で発生するノイズ（特に低周波域での１７ｆ
ノイズ）を小さくすることができる。
第１図は請求項１に係るＧａＡｓＦＥＴの構造を示す断
面模式図、第２図は同ＧａＡｓＦＥＴのエネルギ構造図
、第３図はＦＥＴの電圧−電流特性を示すグラフで同図
（ａ）は請求項１に係るＧａＡｓＦＥＴ、同図（ｂ）は
ＧａＡｓＦＥＴのＶＤＳ−ＩＤＳ特性を示すグラフ、第
４図はＦＥＴの雑音特性を示すグラフ、第５図は請求項
２に係るＧａＡｓＦＥＴの構造を示す断面模式図、第６
図は同ＧａＡｓＦＥＴのエネルギ構造図、第７図は従来
のＧａＡｓＦＥＴの構造を示す断面模式図である。 １．２−ＧａＡｓＦＥＴ、１１．２１・・・半絶縁性Ｇ
ａＡｓ基板、１３．２３−ＡＩｔＧａＡｓバッファ層、
１４．２５・・・アンドープＧａＡｓ層、２４・・・ア
ンドープＡｊ！ＧａＡｓ層。 特 許 出 願 人 日本ビクター株式会社ＶＧＳ
： ０．５Ｖステツプ ドレイン−ソース間電圧 ■ＤＳ（■） （ａ）第１図のＦＥＴ 電圧− 夕６ ＶＧＳ ： ０．５Ｖステツプ ドレイジーソース間電圧 ｖｏｓ （ｖ） （ｂ）従来のＦＥＴ ・電流特性 図
面模式図、第２図は同ＧａＡｓＦＥＴのエネルギ構造図
、第３図はＦＥＴの電圧−電流特性を示すグラフで同図
（ａ）は請求項１に係るＧａＡｓＦＥＴ、同図（ｂ）は
ＧａＡｓＦＥＴのＶＤＳ−ＩＤＳ特性を示すグラフ、第
４図はＦＥＴの雑音特性を示すグラフ、第５図は請求項
２に係るＧａＡｓＦＥＴの構造を示す断面模式図、第６
図は同ＧａＡｓＦＥＴのエネルギ構造図、第７図は従来
のＧａＡｓＦＥＴの構造を示す断面模式図である。 １．２−ＧａＡｓＦＥＴ、１１．２１・・・半絶縁性Ｇ
ａＡｓ基板、１３．２３−ＡＩｔＧａＡｓバッファ層、
１４．２５・・・アンドープＧａＡｓ層、２４・・・ア
ンドープＡｊ！ＧａＡｓ層。 特 許 出 願 人 日本ビクター株式会社ＶＧＳ
： ０．５Ｖステツプ ドレイン−ソース間電圧 ■ＤＳ（■） （ａ）第１図のＦＥＴ 電圧− 夕６ ＶＧＳ ： ０．５Ｖステツプ ドレイジーソース間電圧 ｖｏｓ （ｖ） （ｂ）従来のＦＥＴ ・電流特性 図
Claims (2)
- （１）ＧａＡｓ能動層とＧａＡｓバッファ層との間にＡ
ｌＧａＡｓバッファ層を有するＧａＡｓＦＥＴにおいて
、前記ＧａＡｓ能動層と前記ＡｌＧａＡｓバッファ層と
の間にアンドープＧａＡｓ層を設けたことを特徴とする
ＧａＡｓＦＥＴ。 - （２）ＧａＡｓ能動層とＧａＡｓバッファ層との間にＡ
ｌＧａＡｓバッファ層を有するＧａＡｓＦＥＴにおいて
、前記ＧａＡｓ能動層と前記ＡｌＧａＡｓバッファ層と
の間にアンドープＧａＡｓ層およびアンドープＡｌＧａ
Ａｓ層を設けたことを特徴とするＧａＡｓＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1555790A JPH03220731A (ja) | 1990-01-25 | 1990-01-25 | ＧａＡｓＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1555790A JPH03220731A (ja) | 1990-01-25 | 1990-01-25 | ＧａＡｓＦＥＴ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220731A true JPH03220731A (ja) | 1991-09-27 |
Family
ID=11892072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1555790A Pending JPH03220731A (ja) | 1990-01-25 | 1990-01-25 | ＧａＡｓＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594262A (en) * | 1994-06-06 | 1997-01-14 | The United States Of America As Represented By The Secretary Of The Air Force | Elevated temperature gallium arsenide field effect transistor with aluminum arsenide to aluminum gallium arsenide mole fractioned buffer layer |
-
1990
- 1990-01-25 JP JP1555790A patent/JPH03220731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594262A (en) * | 1994-06-06 | 1997-01-14 | The United States Of America As Represented By The Secretary Of The Air Force | Elevated temperature gallium arsenide field effect transistor with aluminum arsenide to aluminum gallium arsenide mole fractioned buffer layer |
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