JPH03220776A - Non-volatile semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的書き込み・消去が可能な半導体不揮発
性メモリ、すなわち、ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）における絶縁膜に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor nonvolatile memory that can be electrically written and erased, that is, an EEFROM (Electric
al Erasable Programmable
The present invention relates to an insulating film in Read Only Memory).
本発明は、電気的書き込み・消去が可能な半導体不揮発
性メモリにおいて、シリコン窒化膜およびシリコン酸化
膜からなる積層構造絶縁膜を電荷のやりとりを行う絶縁
膜として用いた。The present invention uses a laminated structure insulating film made of a silicon nitride film and a silicon oxide film as an insulating film for exchanging charges in a semiconductor nonvolatile memory that can be electrically written and erased.
第２図は、従来の、２層のポリシリコンを積層した、フ
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図である。このメモリセルで
は、Ｐ型シリコンからなる半導体基板１の表面部分に、
Ｎ“型のソース領域２とドレイン領域３が設けられてお
り、このソース・ドレイン領域に挟まれた半導体基板１
表面に酸化膜からなる第１のゲート絶縁膜４が形成され
ている。また、前記第１のゲート絶縁膜４の一部分をパ
ターンエツチングして、前記半導体基板ｌの表面近傍に
電荷のやりとりを行うためのＮ゛型のトンネルドレイン
領域５が作成されていおり、そこに薄いシリコン酸化膜
からなるトンネル酸化膜１３が形成されている。さらに
、前記第１のゲート絶縁膜４およびトンネル酸化膜１３
を介して、フローティングゲート電極１０が設けられて
いる。そして前記フローティングゲート電極１０」二に
設けられた第２のゲート絶縁膜１１を介してコントロー
ルゲート電極１２が形成されている。FIG. 2 is a cross-sectional structural diagram in the channel length direction of a conventional floating gate type EEPROM memory cell in which two layers of polysilicon are laminated. In this memory cell, on the surface portion of a semiconductor substrate 1 made of P-type silicon,
A semiconductor substrate 1 is provided with an N" type source region 2 and a drain region 3, and is sandwiched between the source and drain regions.
A first gate insulating film 4 made of an oxide film is formed on the surface. Further, by pattern etching a part of the first gate insulating film 4, an N-type tunnel drain region 5 for exchanging charges is created near the surface of the semiconductor substrate l, and a thin N-type tunnel drain region 5 is formed there. A tunnel oxide film 13 made of a silicon oxide film is formed. Further, the first gate insulating film 4 and the tunnel oxide film 13
A floating gate electrode 10 is provided via. A control gate electrode 12 is formed via a second gate insulating film 11 provided on the floating gate electrode 10''.
さらに図示はしていないが、前記コントロールゲート電
極１２上には眉間絶縁膜が積層され、前記Ｎ゛型のソー
ス・ドレイン領域および各デー１−電極への電圧供給の
ためのコンタクトホールが開孔されており、その上に、
例えばアルミニウムからなる金属配線がされている。Furthermore, although not shown, a glabellar insulating film is laminated on the control gate electrode 12, and contact holes are formed for supplying voltage to the N-type source/drain regions and each D1-electrode. and on top of that,
For example, metal wiring made of aluminum is used.
不揮発性の情報としての電荷のやりとりする絶縁膜（例
えばトンネル絶縁膜）を有する、電気的な書替えが可能
な半導体不揮発性メモリにおいて、メモリの書替え可能
回数に影響を与える要因のひとつとして、電荷をやりと
りするｋｌＴｈ縁膜中の電荷のトランプの問題がある。In electrically rewritable semiconductor non-volatile memory that has an insulating film (e.g. tunnel insulating film) that exchanges charge as non-volatile information, charge is one of the factors that affects the number of times the memory can be rewritten. There is a problem of playing cards of charge in the klTh membrane that exchanges.
例えば、上で述べたように、薄いシリコン酸化膜を電荷
のやりとりを行うトンネル絶縁膜として用いた場合、メ
モリの書替えを行うと、薄いシリコン酸化膜中に電子が
トランプされる。そのため、書替え回数が増加すると、
電子トラップのためにメモリの書き込み・消去の際の闇
値差、いわゆるメモリウィンド幅が狭まってきて、つい
に闇値の判定ができなくなるため、書替え回数が制約さ
れる。For example, as described above, when a thin silicon oxide film is used as a tunnel insulating film for exchanging charges, when the memory is rewritten, electrons are tramped into the thin silicon oxide film. Therefore, as the number of rewrites increases,
Due to electron traps, the dark value difference when writing and erasing the memory, the so-called memory window width, becomes narrower, and it becomes impossible to determine the dark value, which limits the number of rewrites.
また、多１ｉ’ｉ品シリコンｌ二において、電荷のやり
とりを行う絶縁膜を形成する場合、下地の影響、すなわ
ち、多結晶シリコンのアスペリティ、または、多結晶シ
リコン電極の加工段差など、電界の集中を緩和できる絶
縁膜でなければ、リーク電流が流れやすくなるため、長
期的な情報の不揮発性を保証することができないといっ
た問題があった。In addition, when forming an insulating film that exchanges charges in multi-product silicon, the concentration of electric field may be affected by the influence of the underlying material, such as asperity of polycrystalline silicon or processing steps of polycrystalline silicon electrodes. Unless the insulating film is capable of alleviating this, leakage current will easily flow, creating a problem in that long-term non-volatility of information cannot be guaranteed.
以上の述べた課題を解決するために、本発明では、不揮
発性の情報としての電荷をやりとりする絶縁膜として、
シリコン窒化膜とシリコン酸化膜からなる積層構造絶縁
膜を用いた。In order to solve the problems described above, in the present invention, as an insulating film that exchanges electric charge as non-volatile information,
A laminated structure insulating film consisting of a silicon nitride film and a silicon oxide film was used.
上記のごとく、シリコン窒化膜およびシリコン酸化膜か
らなる積層構造絶縁膜を、不揮発性の情報としての電荷
をやりとりする絶縁膜として用いると、電荷のやりとり
を行う際にシリコン窒化膜とシリコン酸化膜の界面には
電子がトラップされるものの、それ以上にシリコン窒化
膜中に正孔がトラップされていくために、積層絶縁膜全
体としては正孔がトランプされていることになる。従っ
て、積層絶縁膜中の正孔トラップは、メモリの害替え回
数が増加すると、メモリの書き込み・消去の際の闇値差
、いわゆるメモリウィンド幅が広げる方向に働き、闇値
の判定についての問題がなくなるため、もし書替え途中
に積層絶縁膜が破壊しなければ、理論上、書替え回数は
無限大になる。As mentioned above, when a multilayer insulating film consisting of a silicon nitride film and a silicon oxide film is used as an insulating film for exchanging charges as non-volatile information, when exchanging charges, the silicon nitride film and silicon oxide film Although electrons are trapped at the interface, more holes are trapped in the silicon nitride film, so holes are trapped in the entire laminated insulating film. Therefore, as the number of memory replacements increases, the hole traps in the laminated insulating film work to widen the dark value difference when writing and erasing the memory, the so-called memory window width, which causes problems in determining the dark value. Therefore, if the laminated insulating film does not break down during rewriting, the number of rewriting is theoretically infinite.
さらに、多結晶シリコン電極上の電荷のやりとりを行う
絶縁膜として、シリコン窒化膜とシリコン酸化膜からな
る積層絶縁膜を用いた場合、多結晶シリコンのアスペリ
ティ、または多結晶シリコン電極の加工段差など、電界
の集中をシリコン窒化膜番ごより緩和できるため、多結
晶シリコンの熱酸化膜よりも同し膜厚（つまり同し電気
的容量）では、リーク電流が少ないことになる。従って
、シリコン窒化膜およびシリコン酸化膜からなる積層絶
縁膜の方が、多結晶シリコンの熱酸化膜よりも、メモリ
セルの微細化を行う上で適している。Furthermore, when a laminated insulating film consisting of a silicon nitride film and a silicon oxide film is used as the insulating film for exchanging charges on the polycrystalline silicon electrode, problems such as asperities of the polycrystalline silicon or processing steps of the polycrystalline silicon electrode may occur. Since the concentration of electric field can be alleviated by the silicon nitride film, leakage current is smaller than that of a polycrystalline silicon thermal oxide film at the same film thickness (that is, the same electric capacity). Therefore, a laminated insulating film made of a silicon nitride film and a silicon oxide film is more suitable for miniaturizing memory cells than a thermally oxidized film of polycrystalline silicon.
以下に、本発明の実施例を図面に基づいて詳細に説明す
る。第１図は、本発明に係る、２Ｎのポリシリコンを積
層した、フローティングゲルトタイプＥＥＰＲＯＭのメ
モリセルのチャネル長方向の断面構造図である。Ｐ型シ
リコンからなる半導体基板１の表面部分に、Ｎ゛型のソ
ース領域２とドレイン領域３が設けられており、このソ
ース・ドレイン領域に挟まれた半導体基板１表面に酸化
膜からなる第１のゲート絶縁膜４が形成されている。ま
た、前記第１のゲート絶縁膜４の一部分をパターンエン
チングして、前記半導体基板１の表面近傍に電荷のやり
とりを行うためのＮ゛型のトンネルドレイン領域５が作
成されており、例えば、そこに薄い第１のシリコン酸化
膜６．薄いシリコン窒化膜７．および薄い第２のシリコ
ン酸化膜８からなる３層の積層絶縁膜９が形成されてい
る６さらに、前記第１のゲート絶縁膜４および積層絶縁
膜９を介して、フローティングゲート電極１０が設けら
れている。そして前記フローティングゲート電極１０上
に設けられた第２のゲート絶縁膜１１を介してコントロ
ールゲート電極１２が形成されている。Embodiments of the present invention will be described in detail below based on the drawings. FIG. 1 is a cross-sectional structural diagram in the channel length direction of a floating gel type EEPROM memory cell in which 2N polysilicon is laminated according to the present invention. An N-type source region 2 and a drain region 3 are provided on the surface of a semiconductor substrate 1 made of P-type silicon, and a first made of oxide film is formed on the surface of the semiconductor substrate 1 sandwiched between the source and drain regions. A gate insulating film 4 is formed. Furthermore, a part of the first gate insulating film 4 is pattern-etched to form an N-type tunnel drain region 5 for exchanging charges near the surface of the semiconductor substrate 1. For example, A thin first silicon oxide film 6. Thin silicon nitride film7. A three-layer laminated insulating film 9 consisting of a first gate insulating film 4 and a thin second silicon oxide film 8 is formed.Furthermore, a floating gate electrode 10 is provided via the first gate insulating film 4 and the laminated insulating film 9. ing. A control gate electrode 12 is formed via a second gate insulating film 11 provided on the floating gate electrode 10.
さらに図示はしていないが、前記コントロールゲート電
極１２上には層間絶縁膜が積層され、前記Ｎ゛型のソー
ス・トレイン領域および各ゲート電極への電圧供給のた
めのコンタクトホールが開孔されており、その上に、例
えばアル≧ニウムからなる金属配線がされている。Furthermore, although not shown, an interlayer insulating film is laminated on the control gate electrode 12, and contact holes are formed for supplying voltage to the N-type source/train region and each gate electrode. On top of that is a metal wiring made of, for example, Al≧Nium.
上記の電荷のやりとりを行うシリコン窒化膜とシリコン
酸化膜からなる積層絶縁膜は、その使用目的に応して積
層順、膜厚比を選択することができる。前記の３層から
なる積層絶縁膜の形成は、以下のように行った。単結晶
シリコン基板上の酸化膜は、酸化温度８００℃以上、１
０００℃以下の熱酸化によって形成されており、その膜
厚ば、少なくとも３ＯＡ以上、１００Å以下である。そ
の上のシリコン窒化膜は、堆積温度７００℃以上、８０
０℃以下のシクロロンランとアンモニアガスの化学気相
成長法により堆積されており、その膜厚は、少なくとも
５０℃以上、１５０℃以下であり、次に述べるシリコン
窒化膜の熱酸化によって変換される膜厚を考慮している
。上部のシリコン酸化膜は、酸化温度９００℃以上、１
０００℃以下のシリコン窒化膜の熱酸化によって形成さ
れており、その膜厚は、少なくとも３０Å以上、１００
Å以下である。The lamination order and film thickness ratio of the laminated insulating film made of the silicon nitride film and silicon oxide film that exchange charges as described above can be selected depending on the purpose of use. The laminated insulating film consisting of the three layers described above was formed as follows. The oxide film on the single-crystal silicon substrate has an oxidation temperature of 800°C or higher, 1
It is formed by thermal oxidation at a temperature of 000° C. or less, and its film thickness is at least 3 OA or more and 100 Å or less. The silicon nitride film on top of it is deposited at a deposition temperature of 700°C or higher and 80°C.
It is deposited by chemical vapor deposition using cyclolon run and ammonia gas at 0°C or lower, and its thickness is at least 50°C or higher and 150°C or lower, and is converted by the thermal oxidation of silicon nitride film described below. Thickness is taken into account. The upper silicon oxide film is heated at an oxidation temperature of 900°C or higher, 1
It is formed by thermal oxidation of a silicon nitride film at a temperature of 000°C or less, and the film thickness is at least 30 Å or more and 100 Å or more.
Å or less.
以上で述べたように、本発明のごとく、シリコン窒化膜
およびシリコン酸化膜からなる積層構造絶縁膜を、不揮
発性の情報としての電荷をやりとりする絶縁膜として用
いると、単結晶・多結晶シリコン上を問わず、書替え回
数が飛躍的に大きい半導体不揮発性メモリを提供するこ
とができる。As described above, when a laminated structure insulating film consisting of a silicon nitride film and a silicon oxide film is used as an insulating film for exchanging charges as non-volatile information as in the present invention, it is possible to Regardless of the number of rewrites, it is possible to provide a semiconductor nonvolatile memory that can be rewritten dramatically.
第１図は本発明に係る２層のポリシリコンを積層したフ
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図、第２図は従来の２層のポ
リシリコンを積層したフローティングゲートタイプＥＥ
ＰＲＯＭのメモリセルのチャネル長方向の断面構造図で
ある。
１・・・半導体基板
２・・・ソース領域
以
上FIG. 1 is a cross-sectional structural diagram in the channel length direction of a memory cell of a floating gate type EEPROM in which two layers of polysilicon are laminated according to the present invention, and FIG.
FIG. 2 is a cross-sectional structural diagram of a PROM memory cell in the channel length direction. 1... Semiconductor substrate 2... Source region and above
Claims (1)
シリコンからなる電極上において、不揮発性の情報とし
ての電荷のやりとりを行うために設けられた領域に接し
て形成された、電荷のやりとりを行うための絶縁膜が、
シリコン窒化膜およびシリコン酸化膜からなる積層構造
絶縁膜で構成されていることを特徴とする半導体不揮発
性メモリ。A semiconductor substrate made of single crystal silicon or an electrode made of polycrystalline silicon, formed in contact with a region provided for the exchange of charges as non-volatile information. The insulating film is
A semiconductor nonvolatile memory characterized in that it is composed of a laminated structure insulating film consisting of a silicon nitride film and a silicon oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1567390A JPH03220776A (en) | 1990-01-25 | 1990-01-25 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1567390A JPH03220776A (en) | 1990-01-25 | 1990-01-25 | Non-volatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220776A true JPH03220776A (en) | 1991-09-27 |
Family
ID=11895266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1567390A Pending JPH03220776A (en) | 1990-01-25 | 1990-01-25 | Non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220776A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130460A (en) * | 2014-01-09 | 2015-07-16 | セイコーインスツル株式会社 | Nonvolatile semiconductor memory element |
-
1990
- 1990-01-25 JP JP1567390A patent/JPH03220776A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130460A (en) * | 2014-01-09 | 2015-07-16 | セイコーインスツル株式会社 | Nonvolatile semiconductor memory element |
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