JPH03220776A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH03220776A JPH03220776A JP1567390A JP1567390A JPH03220776A JP H03220776 A JPH03220776 A JP H03220776A JP 1567390 A JP1567390 A JP 1567390A JP 1567390 A JP1567390 A JP 1567390A JP H03220776 A JPH03220776 A JP H03220776A
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- silicon oxide
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 18
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的書き込み・消去が可能な半導体不揮発
性メモリ、すなわち、ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）における絶縁膜に関
する。
性メモリ、すなわち、ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）における絶縁膜に関
する。
本発明は、電気的書き込み・消去が可能な半導体不揮発
性メモリにおいて、シリコン窒化膜およびシリコン酸化
膜からなる積層構造絶縁膜を電荷のやりとりを行う絶縁
膜として用いた。
性メモリにおいて、シリコン窒化膜およびシリコン酸化
膜からなる積層構造絶縁膜を電荷のやりとりを行う絶縁
膜として用いた。
第２図は、従来の、２層のポリシリコンを積層した、フ
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図である。このメモリセルで
は、Ｐ型シリコンからなる半導体基板１の表面部分に、
Ｎ“型のソース領域２とドレイン領域３が設けられてお
り、このソース・ドレイン領域に挟まれた半導体基板１
表面に酸化膜からなる第１のゲート絶縁膜４が形成され
ている。また、前記第１のゲート絶縁膜４の一部分をパ
ターンエツチングして、前記半導体基板ｌの表面近傍に
電荷のやりとりを行うためのＮ゛型のトンネルドレイン
領域５が作成されていおり、そこに薄いシリコン酸化膜
からなるトンネル酸化膜１３が形成されている。さらに
、前記第１のゲート絶縁膜４およびトンネル酸化膜１３
を介して、フローティングゲート電極１０が設けられて
いる。そして前記フローティングゲート電極１０」二に
設けられた第２のゲート絶縁膜１１を介してコントロー
ルゲート電極１２が形成されている。
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図である。このメモリセルで
は、Ｐ型シリコンからなる半導体基板１の表面部分に、
Ｎ“型のソース領域２とドレイン領域３が設けられてお
り、このソース・ドレイン領域に挟まれた半導体基板１
表面に酸化膜からなる第１のゲート絶縁膜４が形成され
ている。また、前記第１のゲート絶縁膜４の一部分をパ
ターンエツチングして、前記半導体基板ｌの表面近傍に
電荷のやりとりを行うためのＮ゛型のトンネルドレイン
領域５が作成されていおり、そこに薄いシリコン酸化膜
からなるトンネル酸化膜１３が形成されている。さらに
、前記第１のゲート絶縁膜４およびトンネル酸化膜１３
を介して、フローティングゲート電極１０が設けられて
いる。そして前記フローティングゲート電極１０」二に
設けられた第２のゲート絶縁膜１１を介してコントロー
ルゲート電極１２が形成されている。
さらに図示はしていないが、前記コントロールゲート電
極１２上には眉間絶縁膜が積層され、前記Ｎ゛型のソー
ス・ドレイン領域および各デー１−電極への電圧供給の
ためのコンタクトホールが開孔されており、その上に、
例えばアルミニウムからなる金属配線がされている。
極１２上には眉間絶縁膜が積層され、前記Ｎ゛型のソー
ス・ドレイン領域および各デー１−電極への電圧供給の
ためのコンタクトホールが開孔されており、その上に、
例えばアルミニウムからなる金属配線がされている。
不揮発性の情報としての電荷のやりとりする絶縁膜（例
えばトンネル絶縁膜）を有する、電気的な書替えが可能
な半導体不揮発性メモリにおいて、メモリの書替え可能
回数に影響を与える要因のひとつとして、電荷をやりと
りするｋｌＴｈ縁膜中の電荷のトランプの問題がある。
えばトンネル絶縁膜）を有する、電気的な書替えが可能
な半導体不揮発性メモリにおいて、メモリの書替え可能
回数に影響を与える要因のひとつとして、電荷をやりと
りするｋｌＴｈ縁膜中の電荷のトランプの問題がある。
例えば、上で述べたように、薄いシリコン酸化膜を電荷
のやりとりを行うトンネル絶縁膜として用いた場合、メ
モリの書替えを行うと、薄いシリコン酸化膜中に電子が
トランプされる。そのため、書替え回数が増加すると、
電子トラップのためにメモリの書き込み・消去の際の闇
値差、いわゆるメモリウィンド幅が狭まってきて、つい
に闇値の判定ができなくなるため、書替え回数が制約さ
れる。
のやりとりを行うトンネル絶縁膜として用いた場合、メ
モリの書替えを行うと、薄いシリコン酸化膜中に電子が
トランプされる。そのため、書替え回数が増加すると、
電子トラップのためにメモリの書き込み・消去の際の闇
値差、いわゆるメモリウィンド幅が狭まってきて、つい
に闇値の判定ができなくなるため、書替え回数が制約さ
れる。
また、多１ｉ’ｉ品シリコンｌ二において、電荷のやり
とりを行う絶縁膜を形成する場合、下地の影響、すなわ
ち、多結晶シリコンのアスペリティ、または、多結晶シ
リコン電極の加工段差など、電界の集中を緩和できる絶
縁膜でなければ、リーク電流が流れやすくなるため、長
期的な情報の不揮発性を保証することができないといっ
た問題があった。
とりを行う絶縁膜を形成する場合、下地の影響、すなわ
ち、多結晶シリコンのアスペリティ、または、多結晶シ
リコン電極の加工段差など、電界の集中を緩和できる絶
縁膜でなければ、リーク電流が流れやすくなるため、長
期的な情報の不揮発性を保証することができないといっ
た問題があった。
以上の述べた課題を解決するために、本発明では、不揮
発性の情報としての電荷をやりとりする絶縁膜として、
シリコン窒化膜とシリコン酸化膜からなる積層構造絶縁
膜を用いた。
発性の情報としての電荷をやりとりする絶縁膜として、
シリコン窒化膜とシリコン酸化膜からなる積層構造絶縁
膜を用いた。
上記のごとく、シリコン窒化膜およびシリコン酸化膜か
らなる積層構造絶縁膜を、不揮発性の情報としての電荷
をやりとりする絶縁膜として用いると、電荷のやりとり
を行う際にシリコン窒化膜とシリコン酸化膜の界面には
電子がトラップされるものの、それ以上にシリコン窒化
膜中に正孔がトラップされていくために、積層絶縁膜全
体としては正孔がトランプされていることになる。従っ
て、積層絶縁膜中の正孔トラップは、メモリの害替え回
数が増加すると、メモリの書き込み・消去の際の闇値差
、いわゆるメモリウィンド幅が広げる方向に働き、闇値
の判定についての問題がなくなるため、もし書替え途中
に積層絶縁膜が破壊しなければ、理論上、書替え回数は
無限大になる。
らなる積層構造絶縁膜を、不揮発性の情報としての電荷
をやりとりする絶縁膜として用いると、電荷のやりとり
を行う際にシリコン窒化膜とシリコン酸化膜の界面には
電子がトラップされるものの、それ以上にシリコン窒化
膜中に正孔がトラップされていくために、積層絶縁膜全
体としては正孔がトランプされていることになる。従っ
て、積層絶縁膜中の正孔トラップは、メモリの害替え回
数が増加すると、メモリの書き込み・消去の際の闇値差
、いわゆるメモリウィンド幅が広げる方向に働き、闇値
の判定についての問題がなくなるため、もし書替え途中
に積層絶縁膜が破壊しなければ、理論上、書替え回数は
無限大になる。
さらに、多結晶シリコン電極上の電荷のやりとりを行う
絶縁膜として、シリコン窒化膜とシリコン酸化膜からな
る積層絶縁膜を用いた場合、多結晶シリコンのアスペリ
ティ、または多結晶シリコン電極の加工段差など、電界
の集中をシリコン窒化膜番ごより緩和できるため、多結
晶シリコンの熱酸化膜よりも同し膜厚（つまり同し電気
的容量）では、リーク電流が少ないことになる。従って
、シリコン窒化膜およびシリコン酸化膜からなる積層絶
縁膜の方が、多結晶シリコンの熱酸化膜よりも、メモリ
セルの微細化を行う上で適している。
絶縁膜として、シリコン窒化膜とシリコン酸化膜からな
る積層絶縁膜を用いた場合、多結晶シリコンのアスペリ
ティ、または多結晶シリコン電極の加工段差など、電界
の集中をシリコン窒化膜番ごより緩和できるため、多結
晶シリコンの熱酸化膜よりも同し膜厚（つまり同し電気
的容量）では、リーク電流が少ないことになる。従って
、シリコン窒化膜およびシリコン酸化膜からなる積層絶
縁膜の方が、多結晶シリコンの熱酸化膜よりも、メモリ
セルの微細化を行う上で適している。
以下に、本発明の実施例を図面に基づいて詳細に説明す
る。第１図は、本発明に係る、２Ｎのポリシリコンを積
層した、フローティングゲルトタイプＥＥＰＲＯＭのメ
モリセルのチャネル長方向の断面構造図である。Ｐ型シ
リコンからなる半導体基板１の表面部分に、Ｎ゛型のソ
ース領域２とドレイン領域３が設けられており、このソ
ース・ドレイン領域に挟まれた半導体基板１表面に酸化
膜からなる第１のゲート絶縁膜４が形成されている。ま
た、前記第１のゲート絶縁膜４の一部分をパターンエン
チングして、前記半導体基板１の表面近傍に電荷のやり
とりを行うためのＮ゛型のトンネルドレイン領域５が作
成されており、例えば、そこに薄い第１のシリコン酸化
膜６．薄いシリコン窒化膜７．および薄い第２のシリコ
ン酸化膜８からなる３層の積層絶縁膜９が形成されてい
る６さらに、前記第１のゲート絶縁膜４および積層絶縁
膜９を介して、フローティングゲート電極１０が設けら
れている。そして前記フローティングゲート電極１０上
に設けられた第２のゲート絶縁膜１１を介してコントロ
ールゲート電極１２が形成されている。
る。第１図は、本発明に係る、２Ｎのポリシリコンを積
層した、フローティングゲルトタイプＥＥＰＲＯＭのメ
モリセルのチャネル長方向の断面構造図である。Ｐ型シ
リコンからなる半導体基板１の表面部分に、Ｎ゛型のソ
ース領域２とドレイン領域３が設けられており、このソ
ース・ドレイン領域に挟まれた半導体基板１表面に酸化
膜からなる第１のゲート絶縁膜４が形成されている。ま
た、前記第１のゲート絶縁膜４の一部分をパターンエン
チングして、前記半導体基板１の表面近傍に電荷のやり
とりを行うためのＮ゛型のトンネルドレイン領域５が作
成されており、例えば、そこに薄い第１のシリコン酸化
膜６．薄いシリコン窒化膜７．および薄い第２のシリコ
ン酸化膜８からなる３層の積層絶縁膜９が形成されてい
る６さらに、前記第１のゲート絶縁膜４および積層絶縁
膜９を介して、フローティングゲート電極１０が設けら
れている。そして前記フローティングゲート電極１０上
に設けられた第２のゲート絶縁膜１１を介してコントロ
ールゲート電極１２が形成されている。
さらに図示はしていないが、前記コントロールゲート電
極１２上には層間絶縁膜が積層され、前記Ｎ゛型のソー
ス・トレイン領域および各ゲート電極への電圧供給のた
めのコンタクトホールが開孔されており、その上に、例
えばアル≧ニウムからなる金属配線がされている。
極１２上には層間絶縁膜が積層され、前記Ｎ゛型のソー
ス・トレイン領域および各ゲート電極への電圧供給のた
めのコンタクトホールが開孔されており、その上に、例
えばアル≧ニウムからなる金属配線がされている。
上記の電荷のやりとりを行うシリコン窒化膜とシリコン
酸化膜からなる積層絶縁膜は、その使用目的に応して積
層順、膜厚比を選択することができる。前記の３層から
なる積層絶縁膜の形成は、以下のように行った。単結晶
シリコン基板上の酸化膜は、酸化温度８００℃以上、１
０００℃以下の熱酸化によって形成されており、その膜
厚ば、少なくとも３ＯＡ以上、１００Å以下である。そ
の上のシリコン窒化膜は、堆積温度７００℃以上、８０
０℃以下のシクロロンランとアンモニアガスの化学気相
成長法により堆積されており、その膜厚は、少なくとも
５０℃以上、１５０℃以下であり、次に述べるシリコン
窒化膜の熱酸化によって変換される膜厚を考慮している
。上部のシリコン酸化膜は、酸化温度９００℃以上、１
０００℃以下のシリコン窒化膜の熱酸化によって形成さ
れており、その膜厚は、少なくとも３０Å以上、１００
Å以下である。
酸化膜からなる積層絶縁膜は、その使用目的に応して積
層順、膜厚比を選択することができる。前記の３層から
なる積層絶縁膜の形成は、以下のように行った。単結晶
シリコン基板上の酸化膜は、酸化温度８００℃以上、１
０００℃以下の熱酸化によって形成されており、その膜
厚ば、少なくとも３ＯＡ以上、１００Å以下である。そ
の上のシリコン窒化膜は、堆積温度７００℃以上、８０
０℃以下のシクロロンランとアンモニアガスの化学気相
成長法により堆積されており、その膜厚は、少なくとも
５０℃以上、１５０℃以下であり、次に述べるシリコン
窒化膜の熱酸化によって変換される膜厚を考慮している
。上部のシリコン酸化膜は、酸化温度９００℃以上、１
０００℃以下のシリコン窒化膜の熱酸化によって形成さ
れており、その膜厚は、少なくとも３０Å以上、１００
Å以下である。
以上で述べたように、本発明のごとく、シリコン窒化膜
およびシリコン酸化膜からなる積層構造絶縁膜を、不揮
発性の情報としての電荷をやりとりする絶縁膜として用
いると、単結晶・多結晶シリコン上を問わず、書替え回
数が飛躍的に大きい半導体不揮発性メモリを提供するこ
とができる。
およびシリコン酸化膜からなる積層構造絶縁膜を、不揮
発性の情報としての電荷をやりとりする絶縁膜として用
いると、単結晶・多結晶シリコン上を問わず、書替え回
数が飛躍的に大きい半導体不揮発性メモリを提供するこ
とができる。
第１図は本発明に係る２層のポリシリコンを積層したフ
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図、第２図は従来の２層のポ
リシリコンを積層したフローティングゲートタイプＥＥ
ＰＲＯＭのメモリセルのチャネル長方向の断面構造図で
ある。 １・・・半導体基板 ２・・・ソース領域 以 上
ローティングゲートタイプＥＥＰＲＯＭのメモリセルの
チャネル長方向の断面構造図、第２図は従来の２層のポ
リシリコンを積層したフローティングゲートタイプＥＥ
ＰＲＯＭのメモリセルのチャネル長方向の断面構造図で
ある。 １・・・半導体基板 ２・・・ソース領域 以 上
Claims (1)
- 単結晶シリコンからなる半導体基板上、あるいは多結晶
シリコンからなる電極上において、不揮発性の情報とし
ての電荷のやりとりを行うために設けられた領域に接し
て形成された、電荷のやりとりを行うための絶縁膜が、
シリコン窒化膜およびシリコン酸化膜からなる積層構造
絶縁膜で構成されていることを特徴とする半導体不揮発
性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1567390A JPH03220776A (ja) | 1990-01-25 | 1990-01-25 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1567390A JPH03220776A (ja) | 1990-01-25 | 1990-01-25 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220776A true JPH03220776A (ja) | 1991-09-27 |
Family
ID=11895266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1567390A Pending JPH03220776A (ja) | 1990-01-25 | 1990-01-25 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130460A (ja) * | 2014-01-09 | 2015-07-16 | セイコーインスツル株式会社 | 不揮発性半導体記憶素子 |
-
1990
- 1990-01-25 JP JP1567390A patent/JPH03220776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130460A (ja) * | 2014-01-09 | 2015-07-16 | セイコーインスツル株式会社 | 不揮発性半導体記憶素子 |
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