JPH03222182A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03222182A JPH03222182A JP2014955A JP1495590A JPH03222182A JP H03222182 A JPH03222182 A JP H03222182A JP 2014955 A JP2014955 A JP 2014955A JP 1495590 A JP1495590 A JP 1495590A JP H03222182 A JPH03222182 A JP H03222182A
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- circuit
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- block
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野）
本発明は複数の回路ブロックを持ち、そのうち少なくと
も１つの回路ブロックを選択して動作させ、そのブロッ
ク選択信号をさらに回路ブロックの次の動作を制御する
回路の入力信号として用いる構成の半導体集積回路に利
用できる。 【従来の技術】 従来の半導体集積回路、たとえばダイナミックランダム
アクセスメモリにおいては、一般に第２図に見られるよ
うな構成である。このような例は、アイ・イー・イー・
イー ジャーナル オブ ソリッド ステート サーキ
ット （ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏ
ｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ）Ｖｏｌ、５Ｃ−
２２，Ｎｏ。 ５．１９８７年１０月、ｐｐ、６５１−６５６に見られ
る。第２図において、１は回路ブロックであるがここで
はメモリアレーである。ＭＣは記憶情報を蓄えるメモリ
セル、Ｗｉはメモリセルを選択するためのワード線、Ｗ
Ｒはワード線を選択するためのデコーダ、ＳＡはメモリ
セルからの読みだし信号を増幅するためのセンスアンプ
、２はメモリアレーからの信号を受けてセンスアンプを
駆動するための信号を発生する制御回路、ＩＯはメモリ
アレーからの出力信号である。 この回路の動作は、まずＷＲにより１本のワード線選択
されて立ち上がり、ＭＣからデータ線りへ情報が読みだ
される。メモリセルからの読みだし信号を増幅するため
のセンスアンプ駆動信号発生のタイミングは、メモリア
レー以外のφＳＡパルスの入力によって決定される。こ
こで、従来の方法では複数のメモリアレーが存在する場
合のメモリアレー選択信号には言及しておらず、メモリ
アレーからの出力信号線からメモリアレー間の共通の信
号線への接続の制御についても言及されていない。
も１つの回路ブロックを選択して動作させ、そのブロッ
ク選択信号をさらに回路ブロックの次の動作を制御する
回路の入力信号として用いる構成の半導体集積回路に利
用できる。 【従来の技術】 従来の半導体集積回路、たとえばダイナミックランダム
アクセスメモリにおいては、一般に第２図に見られるよ
うな構成である。このような例は、アイ・イー・イー・
イー ジャーナル オブ ソリッド ステート サーキ
ット （ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏ
ｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ）Ｖｏｌ、５Ｃ−
２２，Ｎｏ。 ５．１９８７年１０月、ｐｐ、６５１−６５６に見られ
る。第２図において、１は回路ブロックであるがここで
はメモリアレーである。ＭＣは記憶情報を蓄えるメモリ
セル、Ｗｉはメモリセルを選択するためのワード線、Ｗ
Ｒはワード線を選択するためのデコーダ、ＳＡはメモリ
セルからの読みだし信号を増幅するためのセンスアンプ
、２はメモリアレーからの信号を受けてセンスアンプを
駆動するための信号を発生する制御回路、ＩＯはメモリ
アレーからの出力信号である。 この回路の動作は、まずＷＲにより１本のワード線選択
されて立ち上がり、ＭＣからデータ線りへ情報が読みだ
される。メモリセルからの読みだし信号を増幅するため
のセンスアンプ駆動信号発生のタイミングは、メモリア
レー以外のφＳＡパルスの入力によって決定される。こ
こで、従来の方法では複数のメモリアレーが存在する場
合のメモリアレー選択信号には言及しておらず、メモリ
アレーからの出力信号線からメモリアレー間の共通の信
号線への接続の制御についても言及されていない。
上記従来の技術は複数の回路ブロックが存在し、その中
から動作する回路ブロックを選択する点について配慮さ
れていない。したがって、多数の回路ブロックが存在し
た場合にその選択信号線が回路ブロックの外に多数配線
され、チップ面積の増大を招くことになる。 本発明の目的はこれらの問題を解決することにある。
から動作する回路ブロックを選択する点について配慮さ
れていない。したがって、多数の回路ブロックが存在し
た場合にその選択信号線が回路ブロックの外に多数配線
され、チップ面積の増大を招くことになる。 本発明の目的はこれらの問題を解決することにある。
上記目的を達成するために、本発明では回路ブロック上
を通過し、しかも回路ブロックの動作に必要なブロック
選択信号を利用している。
を通過し、しかも回路ブロックの動作に必要なブロック
選択信号を利用している。
本発明においては、複数の回路ブロックが存在した場合
に、回路ブロック上を通過し、しかも回路ブロックの動
作に必要なブロック選択信号線を利用する。これにより
、まずチップ面積の低減を図ることができる。さらに、
回路ブロックの動作を制御しかつ回路ブロックの選択信
号でもあるブロック選択信号の発生を検知して、直ちに
回路ブロックの次の動作を制御することができるので、
高速動作を図ることができる。 （実施例］ 以下、図面を参照して、この発明の詳細な説明する。以
下の実施例では、ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略す）について述べるが、スタティ
ックメモリについても適用でき、さらに複数の回路ブロ
ックを持つ論理ＬＳＩなど半導体集積回路一般に適用で
きる。 第■図は本発明の一実施例を示している。１は回路ブロ
ックであり複数個存在する。ＢＳＩからＢＳｎが第１の
ブロック選択信号でＢＣＩからＢＣｎにそれぞれ入力さ
れる。ＢＣｌからＢＣｎはＢＳＩからＢＳｎのブロック
選択信号を受けてφｂｃｌからφｂｃｎを発生するため
のブロック選択信号発生回路、φｂｃｌからφｂａｎは
第２のブロック選択信号であり回路ブロック１上をそれ
ぞれ配線されている。２はφｂｃｌからφｂｃｎを受け
て回路ブロック１を制御するφｂａｌからφｂａｎを発
生する制御信号発生回路であり、工○１からＩｏｎは回
路ブロックからの出力信号である。ＳＷはＩＯを共通の
信号線ＭＩＯへ接続するためのスイッチであり、その接
続制御はφｂｃｉで行う。 この動作を以下に説明する。まず、ＢＳｌからＢＳｎの
うち１本、ここではＢＳＩが選択されるものとする。こ
れにより、ＢＣＩが選択されてφｂｃｌを発生する。こ
れにより、複数の回路ブロック１のうち１個のみが選択
され、動作することになる。制御信号発生回路２はブロ
ック選択信号φｂｃｌの電圧レベルを検知して、すなわ
ち回路ブロックの１つの動作終了を検知して、回路ブロ
ック１の次の動作を制御する回路である。ここで、φｂ
ｃｌに接続された制御信号発生回路２のみが動作して回
路ブロック１の動作を制御するφｂａ１を発生する。ま
た、φｂｃｌにのみ接続されたスイッチＳＷのみがオン
となり回路ブロック１からの出力信号工０１が共通の信
号線ＭＩ○に伝えられる。 このようにすることで、以下の効果が考えられる。すな
わち回路ブロックが複数存在した場合に、制御信号発生
回路２およびＳＷを制御する信号線に回路ブロック上を
配線しであるブロック選択信号φｂｃｉを利用すること
で２およびＳＷを制御するための新たなブロック選択信
号の配線が不要となるのでチップ面積の低減が可能にな
る。さらに、ブロック選択信号φｂｃｉにより、回路ブ
ロックの動作完了を検知すると共に回路ブロックの次の
動作を直ちに開始できるので、制御回路２の動作開始時
間を規定するための新たなブロック選択信号をブロック
外に設けることも不要である。 したがって回路ブロックの次の動作開始までの時間余裕
が不要になるので高速化が図れる。 第３図は第１図の具体的回路例でＤＲＡＭに適用した例
である。１で示した回路ブロックはセンスアンプ部ＳＡ
Ｂを左右２つのメモリセルアレーＭＣＡＲ，ＭＣＡＬで
共用している例である。メモリセルアレーＭＣＡＲ，Ｍ
ＣＡＬは複数のワード線と複数のデータ線とワード線と
複数のデータ線との交点に配置されたメモリセルＭＣ１
さらにメモリセルからデータ線への読みだし動作を安定
化させるために設けたダミー用メモリセルとそのゲート
に入力されるダミーワードＤＷとで構成される。 ＳＡＢはセンスアンプＳＡ、データ線への予備充電回路
ＰＣ、データ線り、ＤＢから出力線ＩＯ１■ＯＢへつな
ぐスイッチ回路ＹＧ、左右のメモリセルアレーＭＣＡＲ
，ＭＣＡＬを選択するスイッチ回路ＳＨＲ，ＳＨＬで構
成される。ＢＣはブロック選択信号発生回路で複数の回
路ブロックから１つの動作するブロックを選択する回路
である。 本例では、左右いずれかのメモリセルアレーを選択する
ＳＨＬ、ＳＨＨのゲート信号をブロック選択信号として
使用している。２はセンスアンプＳＡを駆動するための
制御信号発生回路である。ＳＷは出力線ＩＯ，ＩＯＢを
複数の回路ブロックに共通の信号線ＭＩＯ，ＭＩ○Ｂへ
接続するスイッチで、スイッチトランジスタＱ３、Ｑ４
のゲート信号には工からのブロック選択信号φｂｃを受
けて発生するφ２を入力する。 第４図は上記制御信号発生回路２の詳細回路図である。 トランジスタＱ１．Ｑ２はφｂａ、φｂａ′を駆動する
ためのトランジスタで、Ｑｌ、Ｑ２のゲートレベルは、
ブロック選択信号φｂｃ、φｂＣ、およびφ１のレベル
で決定される。上記ＳＡの動作はこのφｂａ、φｈａ’
のレベルで制御され、ブロック選択信号により選択され
たブロック内のφｂａのみが１１ Ｈ７１になり、同様
に、ブロック選択信号により選択されたブロック内のφ
ｂａ′のみが１１ Ｌ ７１になり、選択されたブロッ
ク内のＳＡのみが動作する。ここで、クロックφ１はＱ
ｌ、Ｑ２がオンとなる動作開始時間を決定する信号であ
り、複数の回路ブロックで共通した信号である。 以下、第５図を用いて動作を説明する。データ線の予備
充電期間中φｂｃ、φｂｅ’はｕ Ｈ７１である。ここ
では、選択された回路ブロックエの中で、ＭＣＡＲ内の
メモリセルが選択されるものとする。予備充電期間が終
了すると被選択回路ブロック１の非選択側すなわちＭＣ
ＡＬ側のブロック選択信号φｂｃのみが′Ｌ”になり、
回路Ｃ１によりφ２が“Ｈ”になる。これにより、ＳＷ
内のＱ３、Ｑ４がオンとなり選択された回路ブロック１
内のｌ０１ＩＯＢのみが共通の信号線ＭＩＯ，ＭＩＯＢ
に接続される。次に、ＭＣＡＲ内の１本のワード線が選
択されて立ち上がる。ここではワード線Ｗ。Ｒが選択さ
れるものとする。ＷｏＲが立ち上がるとＷ。Ｒに接続さ
れたＭＣからデータ線Ｄ、ＤＢへ信号が読みだされる。 次に、φ１をＨ′″にする。この信号線φ１は複数の回
路ブロックで共通に使用する信号線であり、ワード線が
立ち上がって一定時間経過後に入力される。すでにφ２
はｒｔ Ｈｒｔであるので、Ｃ３によりφ３がｉｔ Ｈ
ｕφ４が１１ Ｌ Ｉ２になり、φｂａ、φｂａ’がそ
れぞれ“Ｈ”、“Ｌ”となる。これにより、センスアン
プを駆動し、データ線上に読み出された信号を増幅する
。次いで、１本のＹＤＥＣが選択されてｉｔ Ｈｔ＋に
なり、増幅された信号は■○、ＩＯＢに読みだされ、前
に述べたようにＳＷによりＭＩＯｌＭＩＯＢへ読み出さ
れる。 このように、複数の回路ブロックがある場合にも制御信
号発生回路２及びＳＷの制御を回路ブロック１上を配線
されたブロック選択信号を利用して行うことにより、ブ
ロック外を配線するブロック選択信号線数を大幅に低減
できる。 第６図は回路ブロックの配置例であり、回路ブロック数
を出力線ＩＯ力方向２倍に分割して配置している。ここ
で、ＩＯは分割によらず共通であり分割毎にブロック選
択信号発生回路を設けて。 ブロック選択信号の負荷が平均するようにしている。こ
のように、回路ブロック数を増やしても制御信号発生回
路２及びＳＷの数は１個にできるので、本実施例により
面積の低減効果は一層大きくなる。 第７図は本発明の他の実施例であり、２の部分の変形例
である。本実施例では他のブロック選択信号の１つで、
データ線への予備充電を制御する信号φｐｃをＱｌ、Ｑ
ｌ及びスイッチＳＷの制御に用いている。すなわち、被
選択ブロックの予備充電制御信号のみが予備充電終了後
に＃ｊ ＨＩｆから“Ｌ １７に立ち下がる。したがっ
て、φ２が“Ｈ″′になるので、上記と同様にして２及
びＳＷの制御が可能になる。 第８図はさらに他の実施例である。本実施例では他のブ
ロック選択信号の１つであるワード線をトランジスタＱ
１．Ｑ２及びＳＷの制御に用いている。被選択ブロック
のワード線１本のみが選択されてｔｚＨ”になるので、
ＭＣＡＲあるいは、ＭＣＡＬ内の選択されたワード線の
立上りを検知してφ２を“Ｈ”にできる。従って、さら
に次のような効果が得られる。すなわち、トランジスタ
Ｑｌ。 Ｑｌの動作開始時間を規定するためのクロックを不要に
できるので動作の高速化が図れる。さらに面積の低減化
が図れることである。 第９図は上記第８図の実施例の動作タイミング図である
。本実施例ではＩＯ，ＩＯＢとＭＩ○、ＭＩＯＢとの接
続はワード線が立ち上がった後に行われる。他の配線同
様ワード線にも配線抵抗。 配線容量が存在する。従って同一ワード線においても、
これらの配線抵抗、配線容量による遅延によりブロック
選択信号発生回路近傍とＷ。ＲａとＷ、Ｒｂとでは立上
り開始時間が異なる。同図に示すように、本実施例では
Ｗ。Ｒｂが“Ｈ”になったのちにφ２を“Ｈ”にでき、
データ線への読みだし信号をＳＡのより増幅できる。こ
の後にＹＤＥＣが選択されて“Ｈ”になるので動作上の
問題はない。 第１０図は第８図の他の変形例であり、ブロック選択信
号の■つであるダミーワード線ＤＷ、、ＤＷｌを制御信
号発生回路２のＱｌ、 Ｑｌ、およびＳＷの制御に用い
ている。たとえばＭＣＡＲ内のＷａＲが選択された場合
、ＤＷｏＲが選択されて立ち下がるので、ダミーワード
線の立ち下がりを検知することにより上記のワード線の
立上りを検知する場合と同様に２Ｑ１．Ｑｌ及びＳＷの
制御が可能である。 第１１図はＬＯＧパッケージに多数の回路ブロックを配
置した実施例である。ここで、ＬＯＧパッケージとは３
８ｔｈ エレクトロニック コンホーネンツ コンフ
ァレンス、ｐｐ、５５２−５５７に見られる。これはＬ
ＳＩチップ上にまでリードフレームを配置でき、リード
フレームとポンディングパッド間のボンディングワイヤ
長を短くできる構造のパッケージであり、エリアワイヤ
ーボンディング技術と述べられている。図において、３
は回路ブロック群、５は回路ブロック制御およびスイッ
チ群、６はＬＳＩチップ、ＭＳＵ、ＭＳＤはブロック選
択回路群である。 上記のようなＬＯＧパッケージは、ＬＳＩチップ外部と
の信号授受部であるポンディングパッドを回路中心部に
配置して、パッケージに収容可能なチップサイズを大き
くできるので、今後のＤＲＡＭの大容量化に必要である
。このパッケージでは電源パッド、ＧＮＤパッドを複数
個配置できるので電源、ＧＮＤの配線抵抗を低減でる。 これにより、ＬＳＩチップが動作したときの電源配線及
びＧＮＤ配線の電圧変動を低く抑えることができ、動作
の安定化を図ることができる。すなわち、ＬＯＧは特に
低電圧で動作するＬＳＩに有効である。 ここで、データの入出力パッドを含むポンディングパッ
ドがチップ中央に配置されるので、上記２及びＳＷを多
数配置した回路群５はパッド側に配置し、ブロック選択
回路群ＭＳＵ、ＭＳＤはそれぞれ回路ブロック群の間に
配置した構成が適している。このような回路配置をもつ
ＬＳＩチップでは、上記２及びＳＷの制御に、これまで
述べてきた、回路ブロック上を配線されたブロック選択
信号線を利用する方法がより効果的である。 以上、これまでの実施例はＤＲＡＭについて述へできた
が、本発明は複数の回路ブロックを持ちその中の少なく
とも１つを動作させる構成の半導体集積回路一般に有効
である。 【発明の効果］ 本発明によれば、複数の回路ブロックをもった半導体集
積回路において、回路ブロック上を配線されたブロック
選択信号線を回路動作の制御に用いることにより、新た
なブロック選択信号を配線する必要が無くなるのでチッ
プ面積の低減を図ることができる。 また、回路ブロックの動作タイミングを回路ブロック外
からの信号で規定することも不要にできるので回路動作
の高速化を図ることができる。
に、回路ブロック上を通過し、しかも回路ブロックの動
作に必要なブロック選択信号線を利用する。これにより
、まずチップ面積の低減を図ることができる。さらに、
回路ブロックの動作を制御しかつ回路ブロックの選択信
号でもあるブロック選択信号の発生を検知して、直ちに
回路ブロックの次の動作を制御することができるので、
高速動作を図ることができる。 （実施例］ 以下、図面を参照して、この発明の詳細な説明する。以
下の実施例では、ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略す）について述べるが、スタティ
ックメモリについても適用でき、さらに複数の回路ブロ
ックを持つ論理ＬＳＩなど半導体集積回路一般に適用で
きる。 第■図は本発明の一実施例を示している。１は回路ブロ
ックであり複数個存在する。ＢＳＩからＢＳｎが第１の
ブロック選択信号でＢＣＩからＢＣｎにそれぞれ入力さ
れる。ＢＣｌからＢＣｎはＢＳＩからＢＳｎのブロック
選択信号を受けてφｂｃｌからφｂｃｎを発生するため
のブロック選択信号発生回路、φｂｃｌからφｂａｎは
第２のブロック選択信号であり回路ブロック１上をそれ
ぞれ配線されている。２はφｂｃｌからφｂｃｎを受け
て回路ブロック１を制御するφｂａｌからφｂａｎを発
生する制御信号発生回路であり、工○１からＩｏｎは回
路ブロックからの出力信号である。ＳＷはＩＯを共通の
信号線ＭＩＯへ接続するためのスイッチであり、その接
続制御はφｂｃｉで行う。 この動作を以下に説明する。まず、ＢＳｌからＢＳｎの
うち１本、ここではＢＳＩが選択されるものとする。こ
れにより、ＢＣＩが選択されてφｂｃｌを発生する。こ
れにより、複数の回路ブロック１のうち１個のみが選択
され、動作することになる。制御信号発生回路２はブロ
ック選択信号φｂｃｌの電圧レベルを検知して、すなわ
ち回路ブロックの１つの動作終了を検知して、回路ブロ
ック１の次の動作を制御する回路である。ここで、φｂ
ｃｌに接続された制御信号発生回路２のみが動作して回
路ブロック１の動作を制御するφｂａ１を発生する。ま
た、φｂｃｌにのみ接続されたスイッチＳＷのみがオン
となり回路ブロック１からの出力信号工０１が共通の信
号線ＭＩ○に伝えられる。 このようにすることで、以下の効果が考えられる。すな
わち回路ブロックが複数存在した場合に、制御信号発生
回路２およびＳＷを制御する信号線に回路ブロック上を
配線しであるブロック選択信号φｂｃｉを利用すること
で２およびＳＷを制御するための新たなブロック選択信
号の配線が不要となるのでチップ面積の低減が可能にな
る。さらに、ブロック選択信号φｂｃｉにより、回路ブ
ロックの動作完了を検知すると共に回路ブロックの次の
動作を直ちに開始できるので、制御回路２の動作開始時
間を規定するための新たなブロック選択信号をブロック
外に設けることも不要である。 したがって回路ブロックの次の動作開始までの時間余裕
が不要になるので高速化が図れる。 第３図は第１図の具体的回路例でＤＲＡＭに適用した例
である。１で示した回路ブロックはセンスアンプ部ＳＡ
Ｂを左右２つのメモリセルアレーＭＣＡＲ，ＭＣＡＬで
共用している例である。メモリセルアレーＭＣＡＲ，Ｍ
ＣＡＬは複数のワード線と複数のデータ線とワード線と
複数のデータ線との交点に配置されたメモリセルＭＣ１
さらにメモリセルからデータ線への読みだし動作を安定
化させるために設けたダミー用メモリセルとそのゲート
に入力されるダミーワードＤＷとで構成される。 ＳＡＢはセンスアンプＳＡ、データ線への予備充電回路
ＰＣ、データ線り、ＤＢから出力線ＩＯ１■ＯＢへつな
ぐスイッチ回路ＹＧ、左右のメモリセルアレーＭＣＡＲ
，ＭＣＡＬを選択するスイッチ回路ＳＨＲ，ＳＨＬで構
成される。ＢＣはブロック選択信号発生回路で複数の回
路ブロックから１つの動作するブロックを選択する回路
である。 本例では、左右いずれかのメモリセルアレーを選択する
ＳＨＬ、ＳＨＨのゲート信号をブロック選択信号として
使用している。２はセンスアンプＳＡを駆動するための
制御信号発生回路である。ＳＷは出力線ＩＯ，ＩＯＢを
複数の回路ブロックに共通の信号線ＭＩＯ，ＭＩ○Ｂへ
接続するスイッチで、スイッチトランジスタＱ３、Ｑ４
のゲート信号には工からのブロック選択信号φｂｃを受
けて発生するφ２を入力する。 第４図は上記制御信号発生回路２の詳細回路図である。 トランジスタＱ１．Ｑ２はφｂａ、φｂａ′を駆動する
ためのトランジスタで、Ｑｌ、Ｑ２のゲートレベルは、
ブロック選択信号φｂｃ、φｂＣ、およびφ１のレベル
で決定される。上記ＳＡの動作はこのφｂａ、φｈａ’
のレベルで制御され、ブロック選択信号により選択され
たブロック内のφｂａのみが１１ Ｈ７１になり、同様
に、ブロック選択信号により選択されたブロック内のφ
ｂａ′のみが１１ Ｌ ７１になり、選択されたブロッ
ク内のＳＡのみが動作する。ここで、クロックφ１はＱ
ｌ、Ｑ２がオンとなる動作開始時間を決定する信号であ
り、複数の回路ブロックで共通した信号である。 以下、第５図を用いて動作を説明する。データ線の予備
充電期間中φｂｃ、φｂｅ’はｕ Ｈ７１である。ここ
では、選択された回路ブロックエの中で、ＭＣＡＲ内の
メモリセルが選択されるものとする。予備充電期間が終
了すると被選択回路ブロック１の非選択側すなわちＭＣ
ＡＬ側のブロック選択信号φｂｃのみが′Ｌ”になり、
回路Ｃ１によりφ２が“Ｈ”になる。これにより、ＳＷ
内のＱ３、Ｑ４がオンとなり選択された回路ブロック１
内のｌ０１ＩＯＢのみが共通の信号線ＭＩＯ，ＭＩＯＢ
に接続される。次に、ＭＣＡＲ内の１本のワード線が選
択されて立ち上がる。ここではワード線Ｗ。Ｒが選択さ
れるものとする。ＷｏＲが立ち上がるとＷ。Ｒに接続さ
れたＭＣからデータ線Ｄ、ＤＢへ信号が読みだされる。 次に、φ１をＨ′″にする。この信号線φ１は複数の回
路ブロックで共通に使用する信号線であり、ワード線が
立ち上がって一定時間経過後に入力される。すでにφ２
はｒｔ Ｈｒｔであるので、Ｃ３によりφ３がｉｔ Ｈ
ｕφ４が１１ Ｌ Ｉ２になり、φｂａ、φｂａ’がそ
れぞれ“Ｈ”、“Ｌ”となる。これにより、センスアン
プを駆動し、データ線上に読み出された信号を増幅する
。次いで、１本のＹＤＥＣが選択されてｉｔ Ｈｔ＋に
なり、増幅された信号は■○、ＩＯＢに読みだされ、前
に述べたようにＳＷによりＭＩＯｌＭＩＯＢへ読み出さ
れる。 このように、複数の回路ブロックがある場合にも制御信
号発生回路２及びＳＷの制御を回路ブロック１上を配線
されたブロック選択信号を利用して行うことにより、ブ
ロック外を配線するブロック選択信号線数を大幅に低減
できる。 第６図は回路ブロックの配置例であり、回路ブロック数
を出力線ＩＯ力方向２倍に分割して配置している。ここ
で、ＩＯは分割によらず共通であり分割毎にブロック選
択信号発生回路を設けて。 ブロック選択信号の負荷が平均するようにしている。こ
のように、回路ブロック数を増やしても制御信号発生回
路２及びＳＷの数は１個にできるので、本実施例により
面積の低減効果は一層大きくなる。 第７図は本発明の他の実施例であり、２の部分の変形例
である。本実施例では他のブロック選択信号の１つで、
データ線への予備充電を制御する信号φｐｃをＱｌ、Ｑ
ｌ及びスイッチＳＷの制御に用いている。すなわち、被
選択ブロックの予備充電制御信号のみが予備充電終了後
に＃ｊ ＨＩｆから“Ｌ １７に立ち下がる。したがっ
て、φ２が“Ｈ″′になるので、上記と同様にして２及
びＳＷの制御が可能になる。 第８図はさらに他の実施例である。本実施例では他のブ
ロック選択信号の１つであるワード線をトランジスタＱ
１．Ｑ２及びＳＷの制御に用いている。被選択ブロック
のワード線１本のみが選択されてｔｚＨ”になるので、
ＭＣＡＲあるいは、ＭＣＡＬ内の選択されたワード線の
立上りを検知してφ２を“Ｈ”にできる。従って、さら
に次のような効果が得られる。すなわち、トランジスタ
Ｑｌ。 Ｑｌの動作開始時間を規定するためのクロックを不要に
できるので動作の高速化が図れる。さらに面積の低減化
が図れることである。 第９図は上記第８図の実施例の動作タイミング図である
。本実施例ではＩＯ，ＩＯＢとＭＩ○、ＭＩＯＢとの接
続はワード線が立ち上がった後に行われる。他の配線同
様ワード線にも配線抵抗。 配線容量が存在する。従って同一ワード線においても、
これらの配線抵抗、配線容量による遅延によりブロック
選択信号発生回路近傍とＷ。ＲａとＷ、Ｒｂとでは立上
り開始時間が異なる。同図に示すように、本実施例では
Ｗ。Ｒｂが“Ｈ”になったのちにφ２を“Ｈ”にでき、
データ線への読みだし信号をＳＡのより増幅できる。こ
の後にＹＤＥＣが選択されて“Ｈ”になるので動作上の
問題はない。 第１０図は第８図の他の変形例であり、ブロック選択信
号の■つであるダミーワード線ＤＷ、、ＤＷｌを制御信
号発生回路２のＱｌ、 Ｑｌ、およびＳＷの制御に用い
ている。たとえばＭＣＡＲ内のＷａＲが選択された場合
、ＤＷｏＲが選択されて立ち下がるので、ダミーワード
線の立ち下がりを検知することにより上記のワード線の
立上りを検知する場合と同様に２Ｑ１．Ｑｌ及びＳＷの
制御が可能である。 第１１図はＬＯＧパッケージに多数の回路ブロックを配
置した実施例である。ここで、ＬＯＧパッケージとは３
８ｔｈ エレクトロニック コンホーネンツ コンフ
ァレンス、ｐｐ、５５２−５５７に見られる。これはＬ
ＳＩチップ上にまでリードフレームを配置でき、リード
フレームとポンディングパッド間のボンディングワイヤ
長を短くできる構造のパッケージであり、エリアワイヤ
ーボンディング技術と述べられている。図において、３
は回路ブロック群、５は回路ブロック制御およびスイッ
チ群、６はＬＳＩチップ、ＭＳＵ、ＭＳＤはブロック選
択回路群である。 上記のようなＬＯＧパッケージは、ＬＳＩチップ外部と
の信号授受部であるポンディングパッドを回路中心部に
配置して、パッケージに収容可能なチップサイズを大き
くできるので、今後のＤＲＡＭの大容量化に必要である
。このパッケージでは電源パッド、ＧＮＤパッドを複数
個配置できるので電源、ＧＮＤの配線抵抗を低減でる。 これにより、ＬＳＩチップが動作したときの電源配線及
びＧＮＤ配線の電圧変動を低く抑えることができ、動作
の安定化を図ることができる。すなわち、ＬＯＧは特に
低電圧で動作するＬＳＩに有効である。 ここで、データの入出力パッドを含むポンディングパッ
ドがチップ中央に配置されるので、上記２及びＳＷを多
数配置した回路群５はパッド側に配置し、ブロック選択
回路群ＭＳＵ、ＭＳＤはそれぞれ回路ブロック群の間に
配置した構成が適している。このような回路配置をもつ
ＬＳＩチップでは、上記２及びＳＷの制御に、これまで
述べてきた、回路ブロック上を配線されたブロック選択
信号線を利用する方法がより効果的である。 以上、これまでの実施例はＤＲＡＭについて述へできた
が、本発明は複数の回路ブロックを持ちその中の少なく
とも１つを動作させる構成の半導体集積回路一般に有効
である。 【発明の効果］ 本発明によれば、複数の回路ブロックをもった半導体集
積回路において、回路ブロック上を配線されたブロック
選択信号線を回路動作の制御に用いることにより、新た
なブロック選択信号を配線する必要が無くなるのでチッ
プ面積の低減を図ることができる。 また、回路ブロックの動作タイミングを回路ブロック外
からの信号で規定することも不要にできるので回路動作
の高速化を図ることができる。
第１図は本発明の第一の実施例の回路ブロック図、第２
図は従来例の回路ブロック図、第３図、第４図は本発明
の実施例の半導体装置の要部回路図、第５図、第９図は
本発明の実施例の半導体装置の動作タイミング図、第６
図、第７図、第８図、第１０図は本発明の他の実施例の
半導体装置の回路ブロック図、第１１図は本発明の実施
例のチップ内の回路配置を示す平面図である。 符号の説明 １ ・回路ブロック ２・・・回路ブロック動作制御回路 ＢＣ・・・ブロック選択信号発生回路 ＳＷ・・スイッチ φｂｃｉ・・ブロック選択信号 ■○ｌ・・・出力線 ＭＩ○ｉ・・共通の信号線
図は従来例の回路ブロック図、第３図、第４図は本発明
の実施例の半導体装置の要部回路図、第５図、第９図は
本発明の実施例の半導体装置の動作タイミング図、第６
図、第７図、第８図、第１０図は本発明の他の実施例の
半導体装置の回路ブロック図、第１１図は本発明の実施
例のチップ内の回路配置を示す平面図である。 符号の説明 １ ・回路ブロック ２・・・回路ブロック動作制御回路 ＢＣ・・・ブロック選択信号発生回路 ＳＷ・・スイッチ φｂｃｉ・・ブロック選択信号 ■○ｌ・・・出力線 ＭＩ○ｉ・・共通の信号線
Claims (1)
- 【特許請求の範囲】 １、複数の回路ブロックと、第１のブロック選択信号群
と、第１のブロック選択信号群の少なくとも１つの信号
を受けて少なくとも１つのブロック動作を制御する第２
のブロック選択信号を発生する第１の制御回路群と、第
２のブロック選択信号を受けてブロックの動作を制御す
る信号を発生する第２の制御回路群と、ブロックから少
なくとも１つの共通の信号線へ接続する第３の制御回路
群を含む半導体集積回路に於いて、第２、第３の制御回
路群の入力信号には上記回路ブロック上を通過した第２
のブロック選択信号を用いることを特徴とする半導体集
積回路。 ２、特許請求の範囲第１項記載の半導体集積回路におい
て、上記回路ブロックは複数のデータ線群とワード線群
と上記データ線とワード線との交点に配置されたメモリ
セル群とメモリセルからデータ線へ読みだされた信号を
検知増幅するセンスアンプ群とを有している複数のメモ
リアレーであり、上記第１の制御回路群は、メモリアレ
ー群から動作する１つのメモリアレーを選択するための
選択信号発生回路群であり、上記第２の制御回路群はセ
ンスアンプの動作を制御する駆動回路群である半導体集
積回路において、上記センスアンプ駆動回路群の制御お
よび上記共通信号線との接続制御は、上記メモリアレー
群上を通過し、かつ上記メモリアレー群の動作を制御す
る上記第２のブロック選択信号群の立上り、もしくは立
下がりを検知することによって行うことを特徴とする半
導体集積回路。 ３、上記特許請求範囲第２項記載の半導体集積回路にお
いて、少なくとも上記センスアンプ駆動回路群の制御は
上記ワード線群の立上り、もしくは立下がりを検知する
、もしくは上記ワード線とほぼ同一の時定数をもち選択
したメモリセルから上記データ線群への読みだし信号電
圧の確保を目的として設けられたダミーセルを選択する
ためのダミーワード線群の立上り、もしくは立下がりを
検知することによって行うことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014955A JPH03222182A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014955A JPH03222182A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222182A true JPH03222182A (ja) | 1991-10-01 |
Family
ID=11875399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014955A Pending JPH03222182A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222182A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-01-26 JP JP2014955A patent/JPH03222182A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
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