JPH04144276A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04144276A
JPH04144276A JP2268809A JP26880990A JPH04144276A JP H04144276 A JPH04144276 A JP H04144276A JP 2268809 A JP2268809 A JP 2268809A JP 26880990 A JP26880990 A JP 26880990A JP H04144276 A JPH04144276 A JP H04144276A
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Masato Suwa
諏訪　真人
Mitsuya Kinoshita
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は分散配置したセルアレイブロックを有する半
導体集積回路に関するものである。
〔従来の技術〕
第４図は従来の半導体メモリの構成を示す図でおる。図
において、（７）はパッド及び入出力バッファ領域、（
８）はチップ制御回路領域、（９）はメモリセルアレイ
ブロックである。バラ１ド及び入出力ノイフファ領域（
７）は、外部との入出力のためのポンディングパッドと
、アドレス信号を含めた入出力信号のバッファと、１部
の周辺回路、及びそれらの信号配線とからなる。チップ
の中央に配置されたチップ制御回路領域（８）はチップ
全体の制御をつかさどる制御回路やプリデコーダ等のア
ドレス系の信号発生回路からなる。メモリセルアレイブ
ロック（９）はチップの４分の１の容量をもつメモリセ
ルアレイと、それに付随するデコーダ、センスアンプ、
入出力ラッチ、及びこのアレイを駆動する一部の制御回
路からなる。
次に動作について説明する。ポンディングパッドを介し
て入力された信号は入出力バッファで増幅された後にチ
ップの中央に配置されたテップ制御回路領域（８）に行
き、そこでアドレスにより特定のメモリセルアレイブロ
ック（９）が選択され、選択されたメモリセルアレイブ
ロック（９）に対して誉き込みもしくは読み出しの動作
が行なわれる。読み出し動作の場合、選択されたメモリ
セルアレイプロフグ（９）から読み出された信号はチッ
プの中央ｌ。
配置されたチップ制御回路領域（８）へ送られ、そくで
増幅された後にパッド及び入出力バッファ領ｂ（ｎに送
られデータ出力バッファを介してボンデ→ングバツドか
ら外部に出力される。従って、チ′ニブの中央に配置さ
れたチップ制御回路領域（８）で構成された制御信号や
アドレス系の信号はそこかをチップの最外端にあるメモ
リセルアレイを駆動することになり、配線はチップの長
辺の長さの手刀程度となり、配線の遅延が問題となる。
そこで、この配線の遅延を抑えるために信号駆動トラン
ジスタのサイズを大きくして駆動能力を上げる構惑をと
っている。また、チップ制御回路領域（８ンで性成され
る信号のｌ類は外部から入出力される信号の数倍となる
ため、メモリセルアレイを駆動スル一部の信号は各メモ
リセルアレイブロック＜９）内Ｋ。
配置する。このことによりチップ制御回路領域（８）か
ら各メモリセルアレイブロック（９）に送られ１１号の
本数を減らすとともにメモリセルアレイを駆動する信号
を発生する回路の負荷を減少させ、高速化及び低消費電
力化のための工夫がなされている。しかし、チップ制御
回路領域（８）はチップの中央−カ所にまとめて配置さ
れているため、制御回路間の信号配線もかなりの距離（
チップの短辺の長さ程度）を配線しなければならない。
〔発明が解決しようとする課題〕
従来の半導体集積回路は以上のように構成されているの
で、チップ制御回路領域とメモリセルアレイブロック間
やテップ制御回路領域内など、信号配線の本数の多い領
域で信号配線の長さが長くなるとと４に個々の負荷容量
が大きいため、配線による信号の遅延が大きくなる。ま
た、この遅延を小さくするために信号発生回路の駆動能
力を上げた場合には、チップ面積の増大や消費電力の増
大などの問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、配線による遅延を小さく抑え、高速に動作す
るとともに低消費電力の半導体集積回路を得ることを目
的とする。
〔課題を解決するための手段〕
上記のような目的を達、成するために本発明に係る半導
体集積回路は、複数のセルアレイと、複数のセルアレイ
に対応した動作を制御する第１の制御回路よりなるセル
フレイブロックを持ち、複数のセルアレイブロックと、
複数のセルアレイブロックの中央に配置された複数のセ
ルアレイブロックの動作を制御する第２の制御回路より
なるサブテップを持ち、複数のサブチップと、チップの
入出力及び全体を制御する第８の制御回路より構成され
る。
〔作用〕
この発明に於ける半導体集積回路は、複数のセルアレイ
ブロックの動作を制御する回路を複数個設け、分割動作
をさせるようにしたので、駆動回路の負荷の低減により
配線による遅延を低減し、低消費電力化がはかれる。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、（１）はパッド及び入力初段バッファ、出
力最終段領域、（２）はサブチップ制御回路領域、（３
）はメモリセルアレイブロック、（４）ハ？ブチツブで
ある。パッド及び入力初段バッファ、出力最終段領域（
１）は、外部との入出力のためのポンディングパッドと
、アドレス信号を含めた入力信号の初段のバッファ、出
力最終段と、！？４の周辺回路、及びそれらの信号配線
とからなる。各サブチップの中央に配置されたサブチッ
プ制御回路領域（２）は、各サブチップの制御をつかさ
どる制御回路や各サブチップに対応したプリデコーダ等
のアドレス系の信号発生回路からなる。メモリセルアレ
イブロック（３）はチップの６４分の１の容量をもつメ
モリセルアレイと、それに付ｊｉ！Ｉするデコーダ、セ
ンスアンプ、入出力ラッチ、及びこのアレイを駆動する
一部の制御回路からなる。サブチップ（４）はサブチッ
プ制御回路領域（２）と１６ｇのメモリセルアレイブロ
ック（３）からなり、それぞれ独立した回路構成となっ
ている。
第２図はメモリセルアレイブロック（３）を示す。
図をこおいて、（８ａ）はメモリセルアレ、イ、（Ｊａ
ｂ）はセンスアンプ及びコラムデータ、（８・）はロウ
デコーダ及び制御回路、（Ｊｌｄ）は入出力ラッチを示
す。
次に本実施例の動作について説明する。ポンディングパ
ッドを介して入力された信号は入力初段バッファで増幅
された後、アドレス化より選択されるサブチップの中央
に配置されたサブチップ制御回路領域（２）に行き、そ
こでアドレスにより特定のメモリセルアレイブロック（
３）が選択され、選択されたメモリセルアレイブロック
（３）に対して書き込みもしくは読み出しの動作が行な
われる。読み出し動作の場合、選択されたメモリセルア
レイブロック（３）から読み出された信号はサブチップ
の中央に配置されたサブチップ制御回路領域（２）へ送
られ、そこで増幅された後にパッド及び入力初段バッフ
ァ、出力最終段領域（１）に送られデータ出力バッファ
を介してポンディングパッドから外部に出力される。従
って、サブチップの中央に配置されたサブチップ制御回
路領域（２）で生成された制御信号やアドレス系の信号
はそ仁からチップの最外端にあるメモリセルアレイを駆
動するとしても、配線はチップの短辺の長さの半分程度
となり、配線の遅延はかなり抑えられる。また、プリデ
コーダ等のアドレス信号もサブチップ内で必要な本数の
みに抑えられる。そのため、サブチップ制御回路領域（
２）の各回路の負荷は小さく抑えられるとともに必要な
回路数も減るので、制御回路領域全体の面積も従来例と
比較して遜色ないものとなる。しかし、サブチップ制御
回路領域（２）で生成される信号の種類は依然として外
部から入出力される信号の数倍となるため、メモリセル
アレイを駆動ｆる一部の信号はメモリセルアレイブロッ
ク（３）内に配置されている。そして、選択されたメモ
リセルアレイのみ動作する構成となっている。このこと
によりサブチップ制御回路領域（２）から各メモリセル
アレイブロック（３）に送られる信号の本数を減らすと
ともにメモリセルアレイを駆動する信号を発生する回路
の負荷を減少させ、高速化及び低消費電力化のための工
夫がなされている。サブチップ制御回路領域（２）はサ
ブチップ毎に配置されているため、制御回路間の信号配
線の距離は従来例に比べ短くなっている。ポンディング
パッドを介して入出力される信号は初段のバッフ１を介
するのみ７各サブチツプ（４）のサブチップ制御回路領
域に入出力されるので、その信号線の本数は少なく、従
来例と比べ大差はない。しかも、動作する制御回路はア
ドレス信号により選択される１つのサブチップ内の制御
回路のみとなるので、消費電力も低減される。
第８図はこの発明の他の一実施例である。第８図におい
て、（１）はパッド及び入力初段バッファ、出力最終段
領域、（５）はサブチップ制御回路領域、（３）はメモ
リセルアレイブロック、（６）はサブチップである。パ
ッド及び入力初段バッファ、出力最終段領域（１）は、
外部との入出力のためのポンディングパッドと、アドレ
ス信号を含めた入力信号の初段のバッファ、出力最終段
と、１部の周辺回路、及びそれらの信号配線とからなる
。各サブチップの中央に配置されたサブチップ制御回路
領域（６）は、各サブチップの制御をつかさどる制御回
路や各サブチップに対応したプリデコーダ等のアドレス
系の信号発生回路からなる。メモリセルアレイブロック
（３）はチップの６４分の１の容量をもつメモリセルア
レイと、それに付随するデコーダ、センスアンプ、入出
力ラッチ、及びこのアレイを駆動する一部の制御回路か
らなる。サブチップ（６）はサブチップ制御回路領域（
５）と８個のメモリセルアレイブロック（３）からなり
、それぞれ独立した回路構成となっている。
なお、第８図の動作は第１図の動作と同じであるので説
明は省略する。
〔発明の効果〕
以上のようにこの発明によれば、チップをサブチップに
分割し、各サブチップ毎に制御回路を配置しサブチップ
毎の分割動作とするとともに、さらにサブチップを複数
のメモリセルアレイブロックに分割してメモリセルアレ
イブロック毎の分１１Ｊ動作をするようにしたので、テ
ップ面積を増大を抑え、配線による遅延を減少させると
ともに低消費電力の半導体集積回路を得られるという効
果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体装置リを示す
図、第２図は第１図に示されているメモリセルアレイブ
ロックを示すｆｆｌ、１８Ｑはこの発明の他の実施例に
よる半導体メモリを示す図、第４図は従来の半導体メモ
リを示す図である。 図において、（１）はパッド及び入力初段バッファ、出
力最終段領域、Ｉ）、（５）はサブチップ制御回路領域
ｓ　（ａ）、（９）はメモリセルアレイブロック、（８
ｍ）はメモリセルアレイ、（８ｂ）はセンスアンプ及び
コラムデコーダ、（８ｃ）はロウデコーダ及び制御回路
、（８ｄ）は入出力ラッチ、（４）、　（６）はサブチ
ップである。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 複数のセルアレイと、上記複数のセルアレイに対応した
    動作を制御する第１の制御回路よりなる複数のセルアレ
    イブロックと、複数の上記セルアレイブロックの中央に
    配置された複数の上記セルアレイブロックの動作を制御
    する第２の制御回路よりなる複数のサブチップと、チッ
    プの入出力及び全体を制御する第８の制御回路より構成
    されることを特徴とする半導体集積回路。
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