JPH03222516A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03222516A JPH03222516A JP2016207A JP1620790A JPH03222516A JP H03222516 A JPH03222516 A JP H03222516A JP 2016207 A JP2016207 A JP 2016207A JP 1620790 A JP1620790 A JP 1620790A JP H03222516 A JPH03222516 A JP H03222516A
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- JP
- Japan
- Prior art keywords
- output circuit
- logic output
- logic
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［［１要〕
論理出力回路を有する半導体装置に関し、論理出力回路
の出力部に当該回路の耐圧以上の所定の電圧が印加され
た場合該論理出力回路の破壊を防止するため当該論理出
力回路の耐圧を向上させることを目的とし、論理出力回
路、該論理出力回路の出力側に設けられた、該論理出力
回路の耐圧条件を超える電圧が印加された場合に導通ず
る導通手段、該導通手段が導通した場合にトリガ電圧を
発生するトリガ電圧発生手段と該トリガ電圧発生手段の
トリガ電圧出力を入力し該論理出力回路をオフ状態にす
る制御手段とからなるように構成される。
の出力部に当該回路の耐圧以上の所定の電圧が印加され
た場合該論理出力回路の破壊を防止するため当該論理出
力回路の耐圧を向上させることを目的とし、論理出力回
路、該論理出力回路の出力側に設けられた、該論理出力
回路の耐圧条件を超える電圧が印加された場合に導通ず
る導通手段、該導通手段が導通した場合にトリガ電圧を
発生するトリガ電圧発生手段と該トリガ電圧発生手段の
トリガ電圧出力を入力し該論理出力回路をオフ状態にす
る制御手段とからなるように構成される。
本発明は、出力回路を含む半導体装置に関し、特に、デ
ジタル半導体装置の出力回路において推奨動作条件を超
えた電圧が出力端子に加えられた場合に、出力端子から
見た出力回路の耐圧を向上させるようにした半導体装置
に関する。
ジタル半導体装置の出力回路において推奨動作条件を超
えた電圧が出力端子に加えられた場合に、出力端子から
見た出力回路の耐圧を向上させるようにした半導体装置
に関する。
近年、ＬＡＮ （ローカルエリアネットワーク）に代表
されるような双方向データバスを複数のバス・レシーバ
／ドライバで共有するシステムでは、バスとの間のデー
タ転送速度に一段と高速なものが要求される一方、バス
を介して印加される不本意な過電圧（推奨動作条件を超
え最大定格以下の電圧）からバス・レシーバやドライバ
を安全に保護することが求められている。又バス長が長
いと雑音が入り易く過電圧が印加されやすい環境となっ
ている。
されるような双方向データバスを複数のバス・レシーバ
／ドライバで共有するシステムでは、バスとの間のデー
タ転送速度に一段と高速なものが要求される一方、バス
を介して印加される不本意な過電圧（推奨動作条件を超
え最大定格以下の電圧）からバス・レシーバやドライバ
を安全に保護することが求められている。又バス長が長
いと雑音が入り易く過電圧が印加されやすい環境となっ
ている。
従来のこの種のバス・ドライバとして用いられる論理出
力回路としては、例えば、第３図に示すようなものがあ
る。第３図において、論理出力回路１は、図示しない入
力回路あるいは内部回路からの２値論理信号ＩＮを受け
てオン／オフし、ダイオードＤ１、トランジスタＱ、、
Ｑ、で構成されるスイッチ回路２あるいはダイオードＤ
２、トランジスタＱ３を有するスイッチ回路３の何れか
一方をオンさせて出力端子ＯＵＴの論理レベルを“Ｈ１
１レベル若しくは“Ｌ Ｉ＋レベルにするトランジスタ
Ｑ４を備え、さらに、トランジスタＱ３のエミッタ電流
に比例した電圧を発生する抵抗Ｒ２および抵抗Ｒ２で発
生した電圧をベースに受け、このベース電圧が上昇する
方向に変化すると、トランジスタＱ３のエミッタ電流を
減少操作するトランジスタＱ６と、トランジスタＱ２の
エミッタ電流に比例した電圧を発生する抵抗Ｒ１および
抵抗Ｒ１で発生した電圧をベースに受け、このベース電
圧が上昇する方向に変化すると、トランジスタＱ、、Ｑ
、のエミッタ電流を減少操作するトランジスタＱ５を有
している。
力回路としては、例えば、第３図に示すようなものがあ
る。第３図において、論理出力回路１は、図示しない入
力回路あるいは内部回路からの２値論理信号ＩＮを受け
てオン／オフし、ダイオードＤ１、トランジスタＱ、、
Ｑ、で構成されるスイッチ回路２あるいはダイオードＤ
２、トランジスタＱ３を有するスイッチ回路３の何れか
一方をオンさせて出力端子ＯＵＴの論理レベルを“Ｈ１
１レベル若しくは“Ｌ Ｉ＋レベルにするトランジスタ
Ｑ４を備え、さらに、トランジスタＱ３のエミッタ電流
に比例した電圧を発生する抵抗Ｒ２および抵抗Ｒ２で発
生した電圧をベースに受け、このベース電圧が上昇する
方向に変化すると、トランジスタＱ３のエミッタ電流を
減少操作するトランジスタＱ６と、トランジスタＱ２の
エミッタ電流に比例した電圧を発生する抵抗Ｒ１および
抵抗Ｒ１で発生した電圧をベースに受け、このベース電
圧が上昇する方向に変化すると、トランジスタＱ、、Ｑ
、のエミッタ電流を減少操作するトランジスタＱ５を有
している。
すなわち、入力Ｓ、が論理“０°“で入力すると、Ｑ４
がオフし、スイッチ回路２のＱ、、Ｑｚがオンして出力
端子ＯＵＴを論理“１°゛即ち“Ｈ”レベルにする一方
、Ｓ、が論理“１°゛で入力すると、Ｑ４がオンし、ス
イッチ回路３のＱ３がオンして出力端子ＯＵＴを論理“
０゛つまりＬ Ｉ＋レベルにするように動作する。また
、出力端子ＯＵＴに過電圧が印加された場合にはＱ３が
オンの時においてはＱ６によってＱ３のエミッタ電流を
抑制し、Ｑ、、Ｑ、がオンの時においてはＱ５によって
Ｑｌ。
がオフし、スイッチ回路２のＱ、、Ｑｚがオンして出力
端子ＯＵＴを論理“１°゛即ち“Ｈ”レベルにする一方
、Ｓ、が論理“１°゛で入力すると、Ｑ４がオンし、ス
イッチ回路３のＱ３がオンして出力端子ＯＵＴを論理“
０゛つまりＬ Ｉ＋レベルにするように動作する。また
、出力端子ＯＵＴに過電圧が印加された場合にはＱ３が
オンの時においてはＱ６によってＱ３のエミッタ電流を
抑制し、Ｑ、、Ｑ、がオンの時においてはＱ５によって
Ｑｌ。
Ｑ２のエミッタ電流を抑制してＱ、、Ｑ２．Ｑ３が破壊
されるのを回避している。
されるのを回避している。
しかしながら、このような従来の論理出力回路にあって
は、出力端子ＯＵＴ側から見た論理出力回路の耐圧はト
ランジスタＱ、〜Ｑ６の特性によって決まり、例えばＥ
Ｉ Ａ （Ｅｌｅｃｔｒｏｎｉｃ ｒｎｄｕｓｔｒｉ
ｅｓ Ａｓ５ｏｃｉａｔｉｏｎ）−５ＴＡＮＤＡＲＤに
おけるＲ５４８５規格のＩＣとして一般的に適用されて
いる最大定格を満足しないといった不具合があった。
は、出力端子ＯＵＴ側から見た論理出力回路の耐圧はト
ランジスタＱ、〜Ｑ６の特性によって決まり、例えばＥ
Ｉ Ａ （Ｅｌｅｃｔｒｏｎｉｃ ｒｎｄｕｓｔｒｉ
ｅｓ Ａｓ５ｏｃｉａｔｉｏｎ）−５ＴＡＮＤＡＲＤに
おけるＲ５４８５規格のＩＣとして一般的に適用されて
いる最大定格を満足しないといった不具合があった。
ここで、上記Ｒ５４８５規格は、双方向パスラインを共
有するバス・レシーバ／ドライバに適用されるもので、
推奨動作条件は一７ｖ以上であり、Ｒ５４８５規格のＩ
Ｃとして一般的に適用されている最大定格は、−１０ｖ
である。
有するバス・レシーバ／ドライバに適用されるもので、
推奨動作条件は一７ｖ以上であり、Ｒ５４８５規格のＩ
Ｃとして一般的に適用されている最大定格は、−１０ｖ
である。
第３図の論理出力回路における出力耐圧■０は、トラン
ジスタＱ、、Ｑｚのコレクターエミッタ間の耐圧ＶＣＥ
＋或はＶ ＣＥ２で決まり、次の通りである。
ジスタＱ、、Ｑｚのコレクターエミッタ間の耐圧ＶＣＥ
＋或はＶ ＣＥ２で決まり、次の通りである。
Ｖｏ ’＝ Ｂ ＶＣＥＩ ’、Ｂ Ｖｃｚｚ−１０
ｖここでＶｏ＝１０Ｖの条件はＲ３４８５規格の最大定
格ぎりぎりの値であり、外部から最大定格程度の過大電
圧が印加された場合にはトランジスタＱＩ。
ｖここでＶｏ＝１０Ｖの条件はＲ３４８５規格の最大定
格ぎりぎりの値であり、外部から最大定格程度の過大電
圧が印加された場合にはトランジスタＱＩ。
Ｑ２等が破壊する恐れがあった。その対策として従来、
トランジスタＱ５．Ｑ２等のエピタキシャル層を厚くす
ることにより、前記トランジスタＱｌｌＱ２のコレクタ
ーエミッタ間の耐圧ＢＶＣＥＩＢＶＣＥ２をそれぞれ大
きくしてＲ３４８５規格を満足させることも考えられて
いるが、エピタキシャル層を厚くすると今度はコレクタ
抵抗が大きくなり信号伝達速度が遅くなるといった新た
な欠点を招いてしまう。
トランジスタＱ５．Ｑ２等のエピタキシャル層を厚くす
ることにより、前記トランジスタＱｌｌＱ２のコレクタ
ーエミッタ間の耐圧ＢＶＣＥＩＢＶＣＥ２をそれぞれ大
きくしてＲ３４８５規格を満足させることも考えられて
いるが、エピタキシャル層を厚くすると今度はコレクタ
抵抗が大きくなり信号伝達速度が遅くなるといった新た
な欠点を招いてしまう。
本発明は上記した従来技術における問題点を解決し過電
圧が印加された場合における論理出力回路の耐圧を向上
させ論理出力回路の破壊を防止することが出来る半導体
装置を提供するものである。
圧が印加された場合における論理出力回路の耐圧を向上
させ論理出力回路の破壊を防止することが出来る半導体
装置を提供するものである。
〔課題を解決するための手段］
本発明は上記した目的を達成するため、次のような技術
構成を有するものである。即ち論理出力回路、該論理出
力回路の出力側に設けられた、該論理出力回路の耐圧条
件を超える電圧が印加された場合に導通ずる導通手段、
該導通手段が導通した場合にトリガ電圧を発生するトリ
ガ電圧発生手段と該トリガ電圧発生手段のトリガ電圧出
力を入力し該論理出力回路をオフ状態にする制御手段と
から構成されている半導体装置である。
構成を有するものである。即ち論理出力回路、該論理出
力回路の出力側に設けられた、該論理出力回路の耐圧条
件を超える電圧が印加された場合に導通ずる導通手段、
該導通手段が導通した場合にトリガ電圧を発生するトリ
ガ電圧発生手段と該トリガ電圧発生手段のトリガ電圧出
力を入力し該論理出力回路をオフ状態にする制御手段と
から構成されている半導体装置である。
［作 用］
本発明においては、論理出力回路の出力端子側に許容さ
れる所定のレベルを超える過電圧が印加されると、トリ
ガー回路手段から出力される制御信号によって該論理出
力回路が強制的にオフ状態となり、一方、一般的にトラ
ンジスタがオフ状態のときのトランジスタのコレクター
エミッタ間の耐圧ＢＶｃ、。とトランジスタがオンのと
きの同耐圧ＢＶｃＥの関係はＢ Ｖ ＣＥＯ＞ Ｂ Ｖ
ＣＥであるため、トランジスタがオフとなると出力側
耐圧がＶｏ＝ＢＶｃｔからＢＶＣＥＯへと変化するため
高められる。例えばＶｏ ＝ＢＶｃｔ−１０ｖからＶｏ
＝ Ｂ ＶＣＥＯ−１２ｖ ヘと２ｖ向上して、ＥＩ
Ａ−５ＴＡＮＤＡＲＤのＲＳ ４８５規格のＩＣとして
の一般的に要求される仕様（最大定格−１０Ｖ）を充分
に満足できるようになる。
れる所定のレベルを超える過電圧が印加されると、トリ
ガー回路手段から出力される制御信号によって該論理出
力回路が強制的にオフ状態となり、一方、一般的にトラ
ンジスタがオフ状態のときのトランジスタのコレクター
エミッタ間の耐圧ＢＶｃ、。とトランジスタがオンのと
きの同耐圧ＢＶｃＥの関係はＢ Ｖ ＣＥＯ＞ Ｂ Ｖ
ＣＥであるため、トランジスタがオフとなると出力側
耐圧がＶｏ＝ＢＶｃｔからＢＶＣＥＯへと変化するため
高められる。例えばＶｏ ＝ＢＶｃｔ−１０ｖからＶｏ
＝ Ｂ ＶＣＥＯ−１２ｖ ヘと２ｖ向上して、ＥＩ
Ａ−５ＴＡＮＤＡＲＤのＲＳ ４８５規格のＩＣとして
の一般的に要求される仕様（最大定格−１０Ｖ）を充分
に満足できるようになる。
以下に本発明に係る半導体装置について図面を参照しな
がらその具体例を説明する。
がらその具体例を説明する。
第１図は本発明に係る半導体装置の原理を説明するブロ
ック図である。
ック図である。
同図中論理出力回路１０は、例えば第３図に示すような
構成からなる論理出力回路であってもよく、その他一般
的に使用される論理回路であれば特に限定されるもので
はない。
構成からなる論理出力回路であってもよく、その他一般
的に使用される論理回路であれば特に限定されるもので
はない。
かかる第３図に示される論理出力回路は入力側の印加電
圧が論理“０′”に相当するときに出力側を論理°゛１
”°に相当する高電位にし、また、入力側の印加電圧が
論理“１°゛に相当するときに出力側を論理“０°゛に
相当する低電位にするような論理を有するものである。
圧が論理“０′”に相当するときに出力側を論理°゛１
”°に相当する高電位にし、また、入力側の印加電圧が
論理“１°゛に相当するときに出力側を論理“０°゛に
相当する低電位にするような論理を有するものである。
本発明においては前記論理出力回路１０の出力側端子Ｏ
ＵＴに導通手段１１が接続されている。該導通手段は前
述したように論理出力回路の出力側に該論理出力回路の
耐圧即ち、主として該論理出力回路を構成しているトラ
ンジスタにより決定される耐圧を超えた過電圧が印加さ
れた時に導通してその出力信号を後述するトリガ電圧発
生手段に供給するものである。
ＵＴに導通手段１１が接続されている。該導通手段は前
述したように論理出力回路の出力側に該論理出力回路の
耐圧即ち、主として該論理出力回路を構成しているトラ
ンジスタにより決定される耐圧を超えた過電圧が印加さ
れた時に導通してその出力信号を後述するトリガ電圧発
生手段に供給するものである。
該論理出力回路の耐圧は各半導体製造業者によって多少
の差はあるが、前記したＥＩＡ−ＳＴＡＮＤＡＲＤの規
格が基準として判断され各半導体装置それぞれについて
推奨動作条件が定められている。従ってこの推奨動作条
件を超える電圧を過電圧と考えることにする。本発明に
おいて、上記の過電圧としては該論理出力回路の出力端
子側の電位が、該論理出力のレベルのうち低電位レベル
よりも低い電圧であることが好ましい。父上記過電圧の
所定の電圧レベルは特に限定されるものではなく使用さ
れる論理出力回路により最も好ましい値を任意に設定す
ることは可能である。
の差はあるが、前記したＥＩＡ−ＳＴＡＮＤＡＲＤの規
格が基準として判断され各半導体装置それぞれについて
推奨動作条件が定められている。従ってこの推奨動作条
件を超える電圧を過電圧と考えることにする。本発明に
おいて、上記の過電圧としては該論理出力回路の出力端
子側の電位が、該論理出力のレベルのうち低電位レベル
よりも低い電圧であることが好ましい。父上記過電圧の
所定の電圧レベルは特に限定されるものではなく使用さ
れる論理出力回路により最も好ましい値を任意に設定す
ることは可能である。
本具体例では上述したようにＥＩＡ−５ＴＡＮＤＡＲＤ
の規格から判断し一７ｖ以上、−１０ｖ以下の範囲で決
めることが好ましい。
の規格から判断し一７ｖ以上、−１０ｖ以下の範囲で決
めることが好ましい。
従って本発明における該導通手段１１のしきい値電圧も
上記に従って設定すればよい。
上記に従って設定すればよい。
該導通手段は上記のように所定の過電圧が印加された時
に導通するような機能を有していれば良く、その回路構
成は特に限定されない。例えば、複数のダイオード、或
はトランジスタを直列に接続して所定のしきい値電圧を
形成するようにしても良く、又それ等を適宜組合せて構
成したものであっても良い。
に導通するような機能を有していれば良く、その回路構
成は特に限定されない。例えば、複数のダイオード、或
はトランジスタを直列に接続して所定のしきい値電圧を
形成するようにしても良く、又それ等を適宜組合せて構
成したものであっても良い。
次に本発明においては該導通手段の出力に接続されたト
リガ電圧発生手段１２を設けるものであって、該トリガ
電圧発生手段１２は該導通手段１１が導通した場合に該
所定電圧に比例したトリガ電圧■アを発生するものであ
りその内部構成は特に限定されるものではないが、例え
ば抵抗分圧回路を用いることにより入力に対し所定の比
率の出力を得ることが出来る。
リガ電圧発生手段１２を設けるものであって、該トリガ
電圧発生手段１２は該導通手段１１が導通した場合に該
所定電圧に比例したトリガ電圧■アを発生するものであ
りその内部構成は特に限定されるものではないが、例え
ば抵抗分圧回路を用いることにより入力に対し所定の比
率の出力を得ることが出来る。
一方、該トリガ電圧発生回路１２と前記論理出力回路１
０との間には制御手段１３が設けられており、該制御手
段１３は前記トリガ電圧手段から出力されるトリガ電圧
■７を入力し、その人力信号にもとづいて前記論理出力
回路の動作をオフ状態即ちハイインピーダンス状態にす
るものである。
０との間には制御手段１３が設けられており、該制御手
段１３は前記トリガ電圧手段から出力されるトリガ電圧
■７を入力し、その人力信号にもとづいて前記論理出力
回路の動作をオフ状態即ちハイインピーダンス状態にす
るものである。
かくすることによって、論理出力回路１０は一時的にオ
フ状態となることから、同論理出力回路工０内の特にト
ランジスタのコレクターエミッタ間耐圧が一時的に高く
なるため同回路が過電圧の入力により破壊されることが
防止出来る。
フ状態となることから、同論理出力回路工０内の特にト
ランジスタのコレクターエミッタ間耐圧が一時的に高く
なるため同回路が過電圧の入力により破壊されることが
防止出来る。
次に本発明に係る半導体装置の具体例を第２図もとづい
て説明′する。
て説明′する。
第２図において、１０は論理出力回路、１１は導通手段
、１２はトリガ電圧発生手段、１３は制御手段である。
、１２はトリガ電圧発生手段、１３は制御手段である。
論理出力回路１０は第３図のものと同一の構成であり、
Ｑ、〜Ｑ６はトランジスタ、Ｄ１〜Ｄ３はショットキー
ダイオード、Ｒ３−Ｒ６は抵抗である。なお、Ｑ、、Ｑ
、、Ｑ４はショットキーダイオード付のトランジスタで
ある。導通手段１１は一端Ａが論理出力回路１０の出力
端子ＯＵＴに接続され、他端Ｂがトリガ電圧発生手段１
２を介してグランド（ＧＮＤ）に接続されており、この
導通手段１１はＡＢ間にトランジスタＱ、、Ｑ、、Ｑ、
およびショットキーダイオードＤ４を直列接続して構成
されている。ここでトランジスタＱ７はダイオードとし
ての作用をするものであり、場合によってはトランジス
タＱ７のコレクタはオープンとしてもよい。また、トリ
ガ電圧発生手段１２は抵抗Ｒ７＋Ｒ８を直列に接続して
構成されており、導通手段１１が導通すると、この導通
手段１１を介して出力端子ＯＵＴに接続されるようにな
っており、出力端子ＯＵＴの電位に比例した電圧（トリ
ガ電圧■ア）をＲ，の両端に発生させている。ここで、
上記導通手段１１は、ＡＢ両端の電圧が所定の過電圧■
、を超えると導通するように設定されているもので、所
定の過電圧■、はＱ７のＥ−Ｂ間道方向耐圧ＢＶｉａｏ
、とＱ、、Ｑ、の■、とＤ４の順方向電圧ＶＦ４を合計
した電圧値に等しい。又制御手段１３を構成するショッ
トキーダイオード付のトランジスタＱＩｏは、トリガ電
圧発生手段１２からのトリガ電圧■Ｔをエミッタに受け
てオンしショットキーダイオードＤ ？ ＋ Ｄ ｓ
、又はり、を介して論理出力回路のトランジスタＱ４
又はＱ、をオフさせることにより論理出力回路１０をオ
フ状態つまりハイインピーダンス状態にする。この例で
は制御手段にダイオードＤ、とＤ６を設けた構造の例を
示した。
Ｑ、〜Ｑ６はトランジスタ、Ｄ１〜Ｄ３はショットキー
ダイオード、Ｒ３−Ｒ６は抵抗である。なお、Ｑ、、Ｑ
、、Ｑ４はショットキーダイオード付のトランジスタで
ある。導通手段１１は一端Ａが論理出力回路１０の出力
端子ＯＵＴに接続され、他端Ｂがトリガ電圧発生手段１
２を介してグランド（ＧＮＤ）に接続されており、この
導通手段１１はＡＢ間にトランジスタＱ、、Ｑ、、Ｑ、
およびショットキーダイオードＤ４を直列接続して構成
されている。ここでトランジスタＱ７はダイオードとし
ての作用をするものであり、場合によってはトランジス
タＱ７のコレクタはオープンとしてもよい。また、トリ
ガ電圧発生手段１２は抵抗Ｒ７＋Ｒ８を直列に接続して
構成されており、導通手段１１が導通すると、この導通
手段１１を介して出力端子ＯＵＴに接続されるようにな
っており、出力端子ＯＵＴの電位に比例した電圧（トリ
ガ電圧■ア）をＲ，の両端に発生させている。ここで、
上記導通手段１１は、ＡＢ両端の電圧が所定の過電圧■
、を超えると導通するように設定されているもので、所
定の過電圧■、はＱ７のＥ−Ｂ間道方向耐圧ＢＶｉａｏ
、とＱ、、Ｑ、の■、とＤ４の順方向電圧ＶＦ４を合計
した電圧値に等しい。又制御手段１３を構成するショッ
トキーダイオード付のトランジスタＱＩｏは、トリガ電
圧発生手段１２からのトリガ電圧■Ｔをエミッタに受け
てオンしショットキーダイオードＤ ？ ＋ Ｄ ｓ
、又はり、を介して論理出力回路のトランジスタＱ４
又はＱ、をオフさせることにより論理出力回路１０をオ
フ状態つまりハイインピーダンス状態にする。この例で
は制御手段にダイオードＤ、とＤ６を設けた構造の例を
示した。
次に、作用を説明する。
論理出力回路１０の出力端子ＯＵＴの電位は、その論理
出力回路１０の入力端論理に応じて変化し、例えば、入
力側論理が“′０゛°のときは、出力端子ＯＵＴの電位
は論理“１ ”に相当する高電位（“Ｈ”レベル）にな
り、また、入力側論理が′°１゛″のときは、出力端子
ＯＵＴの電位は論理パ０”′に相当する低電位（１１Ｌ
Ｉ＋レベル）になる。そして、出力端子ＯＵＴの電位
がほぼＶＣＣ〜グランドの間で変化している限り、論理
出力回路１０の耐圧を充分に満足している。
出力回路１０の入力端論理に応じて変化し、例えば、入
力側論理が“′０゛°のときは、出力端子ＯＵＴの電位
は論理“１ ”に相当する高電位（“Ｈ”レベル）にな
り、また、入力側論理が′°１゛″のときは、出力端子
ＯＵＴの電位は論理パ０”′に相当する低電位（１１Ｌ
Ｉ＋レベル）になる。そして、出力端子ＯＵＴの電位
がほぼＶＣＣ〜グランドの間で変化している限り、論理
出力回路１０の耐圧を充分に満足している。
今、何らかの原因で外部から出力端子ＯＵＴに対して過
電圧■、が印加されたと考える。例えば、過電圧■、が
耐電圧■。以下であった場合には問題はないが、仮に耐
圧■。を超えた場合、従来例ではトランジスタＱ、、Ｑ
、等が破壊する恐れがあった。これに対し、本実施例で
はトリガ電圧発生手段１２が直ちに導通するようになっ
ていて、論理出力回路をオフの状態とするので、トラン
ジスタＱ、、Ｑ２等が破壊することはない。
電圧■、が印加されたと考える。例えば、過電圧■、が
耐電圧■。以下であった場合には問題はないが、仮に耐
圧■。を超えた場合、従来例ではトランジスタＱ、、Ｑ
、等が破壊する恐れがあった。これに対し、本実施例で
はトリガ電圧発生手段１２が直ちに導通するようになっ
ていて、論理出力回路をオフの状態とするので、トラン
ジスタＱ、、Ｑ２等が破壊することはない。
これは、トリガ電圧発生手段１２の導通する電位■８が
、 ＶＸ ＝ Ｂ ＶＥＩＯ？＋ Ｖ １ｔｏｅｆ ＶＢｙ
ｏｑ＋ＶＦＯ４で設定され、又■８は耐圧Ｖ。よりも若
干低い電圧に設定されているからである。したがって、
出力端子ＯＵＴの電位が耐圧Ｖ０を超える直前でトリガ
電圧発生手段Ｉ２のＲａ１ｉ！ｉｉ端にトリガ電圧■□
が発生し、トランジスタＱ Ｉｏはこのトリガ電圧■ア
を受けてオンし、これにより、トランジスタＱ１゜Ｑ４
双方のベース電位がほぼＧＮＤ電位となってトランジス
タＱ１〜Ｑ４がオフ状態となるため、出力端子ＯＵＴか
ら見た論理出力回路１０の耐圧がＶｏ ＝ＢＶＣ！ （
１０ｖ）からＶ ｏ ＝ Ｂ Ｖ ＣＥＯ（１２■）へ
と引き上げられて、ＥＩ＾−５ＴＡＮＤＡＲＤのＲ３４
８５規格のＩＣに一般的に要求される仕様（最大定格−
１０ｖ）を充分に満足させることができるようになる。
、 ＶＸ ＝ Ｂ ＶＥＩＯ？＋ Ｖ １ｔｏｅｆ ＶＢｙ
ｏｑ＋ＶＦＯ４で設定され、又■８は耐圧Ｖ。よりも若
干低い電圧に設定されているからである。したがって、
出力端子ＯＵＴの電位が耐圧Ｖ０を超える直前でトリガ
電圧発生手段Ｉ２のＲａ１ｉ！ｉｉ端にトリガ電圧■□
が発生し、トランジスタＱ Ｉｏはこのトリガ電圧■ア
を受けてオンし、これにより、トランジスタＱ１゜Ｑ４
双方のベース電位がほぼＧＮＤ電位となってトランジス
タＱ１〜Ｑ４がオフ状態となるため、出力端子ＯＵＴか
ら見た論理出力回路１０の耐圧がＶｏ ＝ＢＶＣ！ （
１０ｖ）からＶ ｏ ＝ Ｂ Ｖ ＣＥＯ（１２■）へ
と引き上げられて、ＥＩ＾−５ＴＡＮＤＡＲＤのＲ３４
８５規格のＩＣに一般的に要求される仕様（最大定格−
１０ｖ）を充分に満足させることができるようになる。
［発明の効果］
本発明によれば、論理出力回路の出力側電位が推奨動作
条件以上の所定の電圧になると導通ずる導通手段、この
導通手段を介して出力回路の出力側に接続され上記所定
の電圧に比例したトリガ電圧を発生するトリガ電圧発生
手段、トリガ電圧を受けて出力回路をオフ状態（ハイイ
ンピーダンス状態）にする制御手段、を備えているので
、論理出力回路の出力側に外部から過電圧が印加される
と、論理出力回路が上記制御手段によってオフ状態（ハ
イインピーダンス状態）にすることができ、出力端子か
ら見た出力回路の耐圧を向上させることができる。
条件以上の所定の電圧になると導通ずる導通手段、この
導通手段を介して出力回路の出力側に接続され上記所定
の電圧に比例したトリガ電圧を発生するトリガ電圧発生
手段、トリガ電圧を受けて出力回路をオフ状態（ハイイ
ンピーダンス状態）にする制御手段、を備えているので
、論理出力回路の出力側に外部から過電圧が印加される
と、論理出力回路が上記制御手段によってオフ状態（ハ
イインピーダンス状態）にすることができ、出力端子か
ら見た出力回路の耐圧を向上させることができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示すその回路図、第３図は
従来例を示すその回路図である。 １０・・・論理出力回路、 １１・・・導通手段、１
２・・・トリガ電圧発生手段、 １３・・・制御手段。
従来例を示すその回路図である。 １０・・・論理出力回路、 １１・・・導通手段、１
２・・・トリガ電圧発生手段、 １３・・・制御手段。
Claims (1)
- 【特許請求の範囲】 １、論理出力回路、該論理出力回路の出力側に設けられ
た、該論理出力回路の耐圧条件を超える電圧が印加され
た場合に導通する導通手段、該導通手段が導通した場合
にトリガ電圧を発生するトリガ電圧発生手段と該トリガ
電圧発生手段のトリガ電圧出力を入力し該論理出力回路
をオフ状態にする制御手段とから構成されていることを
特徴とする半導体装置。 ２、該耐圧条件は該論理回路の出力の低電位レベルより
も低い所定の電圧であることを特徴とする請求項１記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016207A JPH03222516A (ja) | 1990-01-29 | 1990-01-29 | 半導体装置 |
| US07/644,780 US5229660A (en) | 1990-01-29 | 1991-01-23 | Integrated circuit with means to prevent its logic output circuit breakdown |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016207A JPH03222516A (ja) | 1990-01-29 | 1990-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222516A true JPH03222516A (ja) | 1991-10-01 |
Family
ID=11910071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016207A Pending JPH03222516A (ja) | 1990-01-29 | 1990-01-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229660A (ja) |
| JP (1) | JPH03222516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013526079A (ja) * | 2010-05-03 | 2013-06-20 | フリースケール セミコンダクター インコーポレイテッド | 集積回路のための過電圧保護回路 |
| US9438030B2 (en) | 2012-11-20 | 2016-09-06 | Freescale Semiconductor, Inc. | Trigger circuit and method for improved transient immunity |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3142018B2 (ja) * | 1992-03-12 | 2001-03-07 | 日本テキサス・インスツルメンツ株式会社 | 負荷駆動回路 |
| FR2921773B1 (fr) * | 2007-10-02 | 2011-04-22 | Thales Sa | Circuit de protection pour mosfet |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208942A (ja) * | 1983-05-13 | 1984-11-27 | Nec Corp | 半導体回路 |
| US4841176A (en) * | 1986-05-29 | 1989-06-20 | National Semiconductor Corporation | Output disable control circuit for ECL programmable array logic device |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
| JPS63115419A (ja) * | 1986-10-31 | 1988-05-20 | Fujitsu Ltd | Ｔｔｌ回路 |
| US4771191A (en) * | 1987-02-03 | 1988-09-13 | Julio Estrada | TTL to ECL translator |
| IT1205095B (it) * | 1987-06-25 | 1989-03-10 | Sgs Microelettronica Spa | Regolatore di tensione di tipo serie a bassa caduta di tensione,in circuito integrato,con transistore pnp di potenza protetto contro le sovratensioni e le sovracorrenti |
| JPH0716154B2 (ja) * | 1988-10-06 | 1995-02-22 | 日本電気株式会社 | Ｔｔｌ−ｅｃｌレベル変換回路 |
| JPH02117211A (ja) * | 1988-10-27 | 1990-05-01 | Fujitsu Ltd | 半導体装置 |
| IT1236533B (it) * | 1989-10-09 | 1993-03-11 | Sgs Thomson Microelectronics | Circuito di protezione da sovratensioni negative per transistori pnp verticali isolati. |
-
1990
- 1990-01-29 JP JP2016207A patent/JPH03222516A/ja active Pending
-
1991
- 1991-01-23 US US07/644,780 patent/US5229660A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013526079A (ja) * | 2010-05-03 | 2013-06-20 | フリースケール セミコンダクター インコーポレイテッド | 集積回路のための過電圧保護回路 |
| US9438030B2 (en) | 2012-11-20 | 2016-09-06 | Freescale Semiconductor, Inc. | Trigger circuit and method for improved transient immunity |
Also Published As
| Publication number | Publication date |
|---|---|
| US5229660A (en) | 1993-07-20 |
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