JP3142018B2 - 負荷駆動回路 - Google Patents
負荷駆動回路Info
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- JP3142018B2 JP3142018B2 JP04087977A JP8797792A JP3142018B2 JP 3142018 B2 JP3142018 B2 JP 3142018B2 JP 04087977 A JP04087977 A JP 04087977A JP 8797792 A JP8797792 A JP 8797792A JP 3142018 B2 JP3142018 B2 JP 3142018B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はトランジスタを用いた負
荷駆動回路に関するものであり，特に，大きな容量性負
荷を迅速に駆動するとともに，負荷変化があり負荷が非
常に軽くなった状態においてもトランジスタに大きな電
流が流れてトランジスタの破損に至るブレークダウン現
象が発生しないようにしたトランジスタ負荷駆動回路に
関する。
荷駆動回路に関するものであり，特に，大きな容量性負
荷を迅速に駆動するとともに，負荷変化があり負荷が非
常に軽くなった状態においてもトランジスタに大きな電
流が流れてトランジスタの破損に至るブレークダウン現
象が発生しないようにしたトランジスタ負荷駆動回路に
関する。
【０００２】
【従来の技術】図８は容量性負荷の高速駆動に適したト
ーテンポール形負荷駆動回路の構成を示す。図８に負荷
静電容量Ｃl として示した負荷としては，たとえば，パ
ワーＭＯＳＦＥＴ，ＣＣＤなどがある。
ーテンポール形負荷駆動回路の構成を示す。図８に負荷
静電容量Ｃl として示した負荷としては，たとえば，パ
ワーＭＯＳＦＥＴ，ＣＣＤなどがある。
【０００３】この従来のトーテンポール形負荷駆動回路
は，負荷静電容量Ｃl に対して充放電駆動するため，負
荷静電容量Ｃl に接続されたトランジスタＴＲ１と，ト
ランジスタＴＲ３とダーリントン接続されたトランジス
タＴＲ２とが，フェーズスプリッタ（位相分割）用ショ
トキーバリヤ（ＳＢ）トランジスタＴＲ４によって交互
にターンオン動作される。トランジスタＴＲ１がオフ状
態でトランジスタＴＲ２がターンオンしたとき，Ｖcc電
源からトランジスタＴＲ２を介して負荷静電容量Ｃl に
充電が行われ，トランジスタＴＲ２がオフ状態でトラン
ジスタＴＲ１がターンオンしたとき，負荷静電容量Ｃl
からトランジスタＴＲ１を介して大地電位ＧＮＤに放電
が行われる。
は，負荷静電容量Ｃl に対して充放電駆動するため，負
荷静電容量Ｃl に接続されたトランジスタＴＲ１と，ト
ランジスタＴＲ３とダーリントン接続されたトランジス
タＴＲ２とが，フェーズスプリッタ（位相分割）用ショ
トキーバリヤ（ＳＢ）トランジスタＴＲ４によって交互
にターンオン動作される。トランジスタＴＲ１がオフ状
態でトランジスタＴＲ２がターンオンしたとき，Ｖcc電
源からトランジスタＴＲ２を介して負荷静電容量Ｃl に
充電が行われ，トランジスタＴＲ２がオフ状態でトラン
ジスタＴＲ１がターンオンしたとき，負荷静電容量Ｃl
からトランジスタＴＲ１を介して大地電位ＧＮＤに放電
が行われる。
【０００４】負荷静電容量Ｃl への充電時間は, トラン
ジスタＴＲ２のコレクタに接続された負荷抵抗素子ＬＲ
の抵抗値ＲとトランジスタＴＲ２の等価抵抗値ＲTR2 と
の和であるプルアップ抵抗値ＲUPと負荷静電容量Ｃl と
の時定数で規定される立ち上がり時間ｔr で決定され
る。負荷静電容量Ｃl からの放電時間は, トランジスタ
ＴＲ１の等価抵抗値ＲTR1であるプルダウン抵抗値Ｒ
LOW と負荷静電容量Ｃl との時定数で規定される立ち下
がり時間ｔd で決定される。トランジスタＴＲ１のベー
スには，トランジスタＴＲ１を素早くオフされるために
抵抗素子ＥＲが接続されている。
ジスタＴＲ２のコレクタに接続された負荷抵抗素子ＬＲ
の抵抗値ＲとトランジスタＴＲ２の等価抵抗値ＲTR2 と
の和であるプルアップ抵抗値ＲUPと負荷静電容量Ｃl と
の時定数で規定される立ち上がり時間ｔr で決定され
る。負荷静電容量Ｃl からの放電時間は, トランジスタ
ＴＲ１の等価抵抗値ＲTR1であるプルダウン抵抗値Ｒ
LOW と負荷静電容量Ｃl との時定数で規定される立ち下
がり時間ｔd で決定される。トランジスタＴＲ１のベー
スには，トランジスタＴＲ１を素早くオフされるために
抵抗素子ＥＲが接続されている。
【０００５】最近，負荷静電容量Ｃl が５００〜２００
０ｐＦ程度以上の大きな負荷を駆動する際でも２０〜５
０ｎｓ程度の短い遅延時間ｔpdを保証するトーテンポー
ル形負荷駆動回路が要望されている。すなわち大きな容
量性負荷に対して高速動作するトーテンポール形負荷駆
動回路が要望されている。そのためには，上述したプル
アップ抵抗値ＲUPとプルダウン抵抗値ＲLOW とを数Ω程
度に小さくする必要がある。
０ｐＦ程度以上の大きな負荷を駆動する際でも２０〜５
０ｎｓ程度の短い遅延時間ｔpdを保証するトーテンポー
ル形負荷駆動回路が要望されている。すなわち大きな容
量性負荷に対して高速動作するトーテンポール形負荷駆
動回路が要望されている。そのためには，上述したプル
アップ抵抗値ＲUPとプルダウン抵抗値ＲLOW とを数Ω程
度に小さくする必要がある。
【０００６】
【発明が解決しようとする課題】トーテンポール形負荷
駆動回路の用途は種々考えられるが，用途によっては負
荷が使用状態によって切り換えられて無負荷状態が発生
したり，「０」の負荷状態が発生することがある。大き
な負荷静電容量Ｃl に合わせてトーテンポール形負荷駆
動回路を高速動作可能な回路構成にするため，上記プル
アップ抵抗値ＲUPおよびプルダウン抵抗値ＲLOW を小さ
くした場合，仮に容量性負荷が「０」または無負荷状態
になった場合，立ち上がり時間ｔr が短くなりすぎ，ト
ランジスタのサステイン電圧が低下してブレークダウン
現象が発生し，トランジスタＴＲ１，ＴＲ２が大きな電
流によって破損する場合があるという問題が発生する。
駆動回路の用途は種々考えられるが，用途によっては負
荷が使用状態によって切り換えられて無負荷状態が発生
したり，「０」の負荷状態が発生することがある。大き
な負荷静電容量Ｃl に合わせてトーテンポール形負荷駆
動回路を高速動作可能な回路構成にするため，上記プル
アップ抵抗値ＲUPおよびプルダウン抵抗値ＲLOW を小さ
くした場合，仮に容量性負荷が「０」または無負荷状態
になった場合，立ち上がり時間ｔr が短くなりすぎ，ト
ランジスタのサステイン電圧が低下してブレークダウン
現象が発生し，トランジスタＴＲ１，ＴＲ２が大きな電
流によって破損する場合があるという問題が発生する。
【０００７】上記ブレークダウン現象について，図９を
参照して分析する。図９は図８に図解したトーテンポー
ル形負荷駆動回路のトランジスタＴＲ１の周辺の部分図
を示す。各種ドライバデバイスの出力トランジスタ，こ
の例ではトランジスタＴＲ１は，その出力すなわちコレ
クタの電位が高速で立ち上がるとコレクタＣとベースＢ
との間に存在するベース・コレクタ寄生容量ＣBCにその
トランジスタのゲインＧを乗じた値として規定されるミ
ラー容量ＣM を流れる電流によってブレークダウン現象
が発生する。このブレークダウン現象が発生するか否か
の臨界電圧（出力電圧）」を「サステイン電圧」と呼
ぶ。このようなブレークダウン現象は誘導性負荷の逆起
電力による出力電圧の高速な立ち上がりによって生ずる
ことが知られているが，容量性負荷においても発生す
る。ブレークダウン現象においては，トランジスタＴＲ
１，ＴＲ２とが同時に一次的にオン状態となったり，同
時にオン状態になる状態が振動的に繰り返したりする
が，その際に過大な電流がトランジスタＴＲ１，ＴＲ２
に流れると，これらのトランジスタＴＲ１，ＴＲ２がし
ばしば破損に至る。
参照して分析する。図９は図８に図解したトーテンポー
ル形負荷駆動回路のトランジスタＴＲ１の周辺の部分図
を示す。各種ドライバデバイスの出力トランジスタ，こ
の例ではトランジスタＴＲ１は，その出力すなわちコレ
クタの電位が高速で立ち上がるとコレクタＣとベースＢ
との間に存在するベース・コレクタ寄生容量ＣBCにその
トランジスタのゲインＧを乗じた値として規定されるミ
ラー容量ＣM を流れる電流によってブレークダウン現象
が発生する。このブレークダウン現象が発生するか否か
の臨界電圧（出力電圧）」を「サステイン電圧」と呼
ぶ。このようなブレークダウン現象は誘導性負荷の逆起
電力による出力電圧の高速な立ち上がりによって生ずる
ことが知られているが，容量性負荷においても発生す
る。ブレークダウン現象においては，トランジスタＴＲ
１，ＴＲ２とが同時に一次的にオン状態となったり，同
時にオン状態になる状態が振動的に繰り返したりする
が，その際に過大な電流がトランジスタＴＲ１，ＴＲ２
に流れると，これらのトランジスタＴＲ１，ＴＲ２がし
ばしば破損に至る。
【０００８】負荷静電容量Ｃl を充電する際にトランジ
スタに流れる突入電流が大きいため，ブレークダウン時
に動作する過電流保護回路を設けて上記問題を解決する
試みは採用できない。ブレークダウン現象を防止するに
はサステイン電圧を上げればよい。サステイン電圧を上
昇させる方法としては，トランジスタＴＲ１のベース開
放コレクタ降伏電圧ＢＶCEO を上げればよい。しかしな
がら，ベース開放コレクタ降伏電圧ＢＶCEO を上げよう
とすると，トランジスタのエピタキシャル層を厚くする
必要がある。エピタキシャル層を厚くすると種々の新た
な問題が発生する。その問題としては，たとえば，半導
体基板が大きくなり，トランジスタ素子が大きくなる。
すると，寄生容量が大きくなり，遅延時間ｔpdが長くな
り，駆動電力も大きくなり消費電力が増大する。また寄
生容量の増大によりミラー容量ＣM が大きくなり，負荷
静電容量Ｃl を高速に充放電動作させることができなく
なる。さらにＩＣチップの寸法が大きくなり，価格が高
くなる。したがって，エピタキシャル層を厚くして，ベ
ース開放コレクタ降伏電圧ＢＶCEO を上げてサスティン
電圧を上げるという方法を安易に採用することができな
い。
スタに流れる突入電流が大きいため，ブレークダウン時
に動作する過電流保護回路を設けて上記問題を解決する
試みは採用できない。ブレークダウン現象を防止するに
はサステイン電圧を上げればよい。サステイン電圧を上
昇させる方法としては，トランジスタＴＲ１のベース開
放コレクタ降伏電圧ＢＶCEO を上げればよい。しかしな
がら，ベース開放コレクタ降伏電圧ＢＶCEO を上げよう
とすると，トランジスタのエピタキシャル層を厚くする
必要がある。エピタキシャル層を厚くすると種々の新た
な問題が発生する。その問題としては，たとえば，半導
体基板が大きくなり，トランジスタ素子が大きくなる。
すると，寄生容量が大きくなり，遅延時間ｔpdが長くな
り，駆動電力も大きくなり消費電力が増大する。また寄
生容量の増大によりミラー容量ＣM が大きくなり，負荷
静電容量Ｃl を高速に充放電動作させることができなく
なる。さらにＩＣチップの寸法が大きくなり，価格が高
くなる。したがって，エピタキシャル層を厚くして，ベ
ース開放コレクタ降伏電圧ＢＶCEO を上げてサスティン
電圧を上げるという方法を安易に採用することができな
い。
【０００９】上述した事情に鑑みて，本発明は容量性負
荷の負荷状態が変化する用途にあって，大きな負荷状態
において高速な動作を実現し，小さな負荷状態において
も高速動作を可能にしつつ，上述したブレークダウン現
象の発生を防止する負荷駆動回路を提供することを目的
とする。
荷の負荷状態が変化する用途にあって，大きな負荷状態
において高速な動作を実現し，小さな負荷状態において
も高速動作を可能にしつつ，上述したブレークダウン現
象の発生を防止する負荷駆動回路を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明の負荷駆動回路は，第
１のトランジスタと第２のトランジスタとを有するトー
テンポール型出力回路と，上記第１のトランジスタと上
記第２のトランジスタとの接続点に接続されたカップリ
ングキャパシタと，上記第１のトランジスタの制御信号
入力点に接続され上記カップリングキャパシタからの電
流に応答して上記制御信号入力点の電位上昇を鈍らせる
定電流回路とを有し，上記接続点の電位上昇変化が予め
定められた値よりも急峻なときに上記第１のトランジス
タのターンオン時間を長くして上記トーテンポール型出
力回路の立ち上がり特性を鈍らせる特性制御回路とを有
する。
した目的を達成するため，本発明の負荷駆動回路は，第
１のトランジスタと第２のトランジスタとを有するトー
テンポール型出力回路と，上記第１のトランジスタと上
記第２のトランジスタとの接続点に接続されたカップリ
ングキャパシタと，上記第１のトランジスタの制御信号
入力点に接続され上記カップリングキャパシタからの電
流に応答して上記制御信号入力点の電位上昇を鈍らせる
定電流回路とを有し，上記接続点の電位上昇変化が予め
定められた値よりも急峻なときに上記第１のトランジス
タのターンオン時間を長くして上記トーテンポール型出
力回路の立ち上がり特性を鈍らせる特性制御回路とを有
する。
【００１１】
【作用】トーテンポール形出力回路を構成する第１のト
ランジスタと第２のトランジスタとは交互にターンオン
状態となり，負荷容量の大きな容量性負荷を高速に駆動
する。しかしながら負荷が軽くなった場合，立ち上がり
特性が急峻になりすぎてサステイン電圧が低下する。立
ち上がり特性制御回路は，負荷が軽いときのトランジス
タのサステイン電圧の低下を防止するように，トーテン
ポール形出力回路の立ち上がり特性を遅延して緩慢にす
る。その結果，負荷駆動回路のサスティン電圧が上昇
し，トランジスタのブレークダウン現象の発生が防止さ
れる。また，立ち上がり特性制御回路が，負荷が軽い場
合にトーテンポール形出力回路に接続される負荷回路の
入力しきい値を越えてからトーテンポール形出力回路の
立ち上がり特性を緩慢にするように機能すると，負荷駆
動回路の更なる高速動作とトランジスタのサステイン電
圧の上昇とが同時に実現される。
ランジスタと第２のトランジスタとは交互にターンオン
状態となり，負荷容量の大きな容量性負荷を高速に駆動
する。しかしながら負荷が軽くなった場合，立ち上がり
特性が急峻になりすぎてサステイン電圧が低下する。立
ち上がり特性制御回路は，負荷が軽いときのトランジス
タのサステイン電圧の低下を防止するように，トーテン
ポール形出力回路の立ち上がり特性を遅延して緩慢にす
る。その結果，負荷駆動回路のサスティン電圧が上昇
し，トランジスタのブレークダウン現象の発生が防止さ
れる。また，立ち上がり特性制御回路が，負荷が軽い場
合にトーテンポール形出力回路に接続される負荷回路の
入力しきい値を越えてからトーテンポール形出力回路の
立ち上がり特性を緩慢にするように機能すると，負荷駆
動回路の更なる高速動作とトランジスタのサステイン電
圧の上昇とが同時に実現される。
【００１２】
【実施例】図１に本発明の負荷駆動回路の第１実施例の
回路構成図を示す。図１に示した負荷駆動回路１は，図
８を参照して上述したトーテンポール形負荷駆動回路と
同様のトーテンポール形負荷駆動回路１０と，立ち上が
り特性制御回路２０とを有する。
回路構成図を示す。図１に示した負荷駆動回路１は，図
８を参照して上述したトーテンポール形負荷駆動回路と
同様のトーテンポール形負荷駆動回路１０と，立ち上が
り特性制御回路２０とを有する。
【００１３】トーテンポール形負荷駆動回路１０は，フ
ェーズスプリッタ（位相分割）用ショトキーバリヤ（Ｓ
Ｂ）形ＮＰＮトランジスタＱ3 ，このトランジスタＱ3
のコレクタとＶcc電源との間に接続された抵抗素子
Ｒ3 ，フェーズスプリッタ用ＳＢトランジスタＱ3 のエ
ミッタにそのベースが接続されたショトキーバリヤ形Ｎ
ＰＮ出力トランジスタ（第２のトランジスタ）Ｑ4 ，こ
の第２のトランジスタＱ4のベースと大地電位ＧＮＤと
の間に接続された抵抗素子Ｒ4 ，ダーリントン接続回路
を構成するショトキーバリヤ形ＮＰＮトランジスタＱ6
およびＮＰＮ形トランジスタ（第１のトランジスタ）Ｑ
5 ，このトランジスタＱ5 のコレクタとＶcc電源との間
に接続されたコレクタ負荷抵抗素子Ｒ5 ，トランジスタ
Ｑ5 のエミッタとトランジスタＱ4 のコレクタとの接続
点とトランジスタＱ5 のベースとの間に接続された抵抗
素子Ｒ7 を有している。トランジスタＱ5 とトランジス
タＱ4 とはトーテンポール形式に接続され，交互にター
ンオン動作する。
ェーズスプリッタ（位相分割）用ショトキーバリヤ（Ｓ
Ｂ）形ＮＰＮトランジスタＱ3 ，このトランジスタＱ3
のコレクタとＶcc電源との間に接続された抵抗素子
Ｒ3 ，フェーズスプリッタ用ＳＢトランジスタＱ3 のエ
ミッタにそのベースが接続されたショトキーバリヤ形Ｎ
ＰＮ出力トランジスタ（第２のトランジスタ）Ｑ4 ，こ
の第２のトランジスタＱ4のベースと大地電位ＧＮＤと
の間に接続された抵抗素子Ｒ4 ，ダーリントン接続回路
を構成するショトキーバリヤ形ＮＰＮトランジスタＱ6
およびＮＰＮ形トランジスタ（第１のトランジスタ）Ｑ
5 ，このトランジスタＱ5 のコレクタとＶcc電源との間
に接続されたコレクタ負荷抵抗素子Ｒ5 ，トランジスタ
Ｑ5 のエミッタとトランジスタＱ4 のコレクタとの接続
点とトランジスタＱ5 のベースとの間に接続された抵抗
素子Ｒ7 を有している。トランジスタＱ5 とトランジス
タＱ4 とはトーテンポール形式に接続され，交互にター
ンオン動作する。
【００１４】トランジスタＱ4 のコレクタには容量性負
荷としての負荷静電容量Ｃl ，たとえば，ＣＣＤあるい
はパワーＭＯＳＦＥＴが接続される。
荷としての負荷静電容量Ｃl ，たとえば，ＣＣＤあるい
はパワーＭＯＳＦＥＴが接続される。
【００１５】立ち上がり特性制御回路２０は，Ｖcc電源
に接続された抵抗素子Ｒ2 ，この抵抗素子Ｒ2 にベース
が接続されたＮＰＮ形の第１の制御トランジスタＱ2 ，
この第１の制御トランジスタＱ2 のエミッタにコレクタ
が接続されたショトキーバリヤ・ＮＰＮ形の第２の制御
トランジスタＱ1 ，この第２の制御トランジスタＱ1の
エミッタと大地電位ＧＮＤとの間に接続された立ち上が
り特性調整用抵抗素子Ｒ1 ，第２の制御トランジスタＱ
1 のベースと大地電位ＧＮＤとの間に接続された抵抗素
子Ｒ6 ，第２の制御トランジスタＱ1 のベースと抵抗素
子Ｒ7 との間に接続されたカップリングキャパシタＣ
1 , および，第１の制御トランジスタＱ2のベースと大
地電位ＧＮＤとの間に直列に接続されたダイオードＤ1
およびダイオードＤ2 を有している。
に接続された抵抗素子Ｒ2 ，この抵抗素子Ｒ2 にベース
が接続されたＮＰＮ形の第１の制御トランジスタＱ2 ，
この第１の制御トランジスタＱ2 のエミッタにコレクタ
が接続されたショトキーバリヤ・ＮＰＮ形の第２の制御
トランジスタＱ1 ，この第２の制御トランジスタＱ1の
エミッタと大地電位ＧＮＤとの間に接続された立ち上が
り特性調整用抵抗素子Ｒ1 ，第２の制御トランジスタＱ
1 のベースと大地電位ＧＮＤとの間に接続された抵抗素
子Ｒ6 ，第２の制御トランジスタＱ1 のベースと抵抗素
子Ｒ7 との間に接続されたカップリングキャパシタＣ
1 , および，第１の制御トランジスタＱ2のベースと大
地電位ＧＮＤとの間に直列に接続されたダイオードＤ1
およびダイオードＤ2 を有している。
【００１６】好適には，上述したトーテンポール形負荷
駆動回路１０および立ち上がり特性制御回路２０は同一
半導体基板に一体的に形成され，負荷駆動回路１はパワ
ーＩＣチップとして提供される。
駆動回路１０および立ち上がり特性制御回路２０は同一
半導体基板に一体的に形成され，負荷駆動回路１はパワ
ーＩＣチップとして提供される。
【００１７】トーテンポール形負荷駆動回路１０の基本
動作を述べる。フェーズスプリッタ用トランジスタＱ3
がターンオンするとトランジスタＱ4がターンオンする
が，ダーリントン接続回路内のトランジスタＱ6 のベー
ス電位が「低レベル」であるから，トランジスタＱ6 は
オフ状態のままであり，トランジスタＱ5 もオフ状態の
ままである。このとき負荷静電容量Ｃl からトランジス
タＱ4 を介して大地電位ＧＮＤに放電が行われる。フェ
ーズスプリッタ用トランジスタＱ3 がターンオフする
と，トランジスタＱ4 もターンオフするが，フェーズス
プリッタ用トランジスタＱ3 のコレクタ電位が「高」レ
ベルとなるから，ダーリントン接続回路のトランジスタ
Ｑ6 がターンオンし，トランジスタＱ5 はターンオンす
る。このとき抵抗素子Ｒ5 ，トランジスタＱ5 を介して
Ｖcc電源が負荷静電容量Ｃl に接続され，負荷静電容量
Ｃl に充電がなされる。このようにフェーズスプリッタ
用トランジスタＱ3 によって，トーテンポール形式に接
続されたトランジスタＱ5 とトランジスタＱ4 とは逆動
作する。
動作を述べる。フェーズスプリッタ用トランジスタＱ3
がターンオンするとトランジスタＱ4がターンオンする
が，ダーリントン接続回路内のトランジスタＱ6 のベー
ス電位が「低レベル」であるから，トランジスタＱ6 は
オフ状態のままであり，トランジスタＱ5 もオフ状態の
ままである。このとき負荷静電容量Ｃl からトランジス
タＱ4 を介して大地電位ＧＮＤに放電が行われる。フェ
ーズスプリッタ用トランジスタＱ3 がターンオフする
と，トランジスタＱ4 もターンオフするが，フェーズス
プリッタ用トランジスタＱ3 のコレクタ電位が「高」レ
ベルとなるから，ダーリントン接続回路のトランジスタ
Ｑ6 がターンオンし，トランジスタＱ5 はターンオンす
る。このとき抵抗素子Ｒ5 ，トランジスタＱ5 を介して
Ｖcc電源が負荷静電容量Ｃl に接続され，負荷静電容量
Ｃl に充電がなされる。このようにフェーズスプリッタ
用トランジスタＱ3 によって，トーテンポール形式に接
続されたトランジスタＱ5 とトランジスタＱ4 とは逆動
作する。
【００１８】上述したように，負荷静電容量Ｃl の静電
容量値が５００〜２０００ｐＦ程度と大きい条件におい
て，負荷静電容量Ｃl への充電時間と放電時間とを短縮
するため，このトーテンポール形負荷駆動回路１０の立
ち上がり時間ｔr と立ち下がり時間ｔd とを短く設定し
ている。つまり，抵抗素子Ｒ5 とトランジスタＱ5 の等
価抵抗値との和で規定されるプルアップ抵抗値ＲUPと，
トランジスタＱ4 の等価抵抗値で規定されるプルダウン
抵抗値ＲLOW を小さくしている。ところが，負荷静電容
量Ｃl が無負荷状態あるいは「０」負荷状態などのよう
に非常に小さい値になると出力の立ち上がり特性が急峻
になりすぎて，トランジスタのサステイン電圧が低下し
上述したブレークダウン現象が発生し，トランジスタＱ
5 およびトランジスタＱ4 にＶcc電源から大きな電流が
流れ，これらのトランジスタが破損に至ることがある。
容量値が５００〜２０００ｐＦ程度と大きい条件におい
て，負荷静電容量Ｃl への充電時間と放電時間とを短縮
するため，このトーテンポール形負荷駆動回路１０の立
ち上がり時間ｔr と立ち下がり時間ｔd とを短く設定し
ている。つまり，抵抗素子Ｒ5 とトランジスタＱ5 の等
価抵抗値との和で規定されるプルアップ抵抗値ＲUPと，
トランジスタＱ4 の等価抵抗値で規定されるプルダウン
抵抗値ＲLOW を小さくしている。ところが，負荷静電容
量Ｃl が無負荷状態あるいは「０」負荷状態などのよう
に非常に小さい値になると出力の立ち上がり特性が急峻
になりすぎて，トランジスタのサステイン電圧が低下し
上述したブレークダウン現象が発生し，トランジスタＱ
5 およびトランジスタＱ4 にＶcc電源から大きな電流が
流れ，これらのトランジスタが破損に至ることがある。
【００１９】立ち上がり特性制御回路２０はこのような
ブレークダウン現象の発生を防止する。以下，立ち上が
り特性制御回路２０の動作を述べる。立ち上がり時間ｔ
r が短いとき，カップリングキャパシタＣ1 を介して第
２の制御トランジスタＱ1 のベースに電流が流れて第２
の制御トランジスタＱ1 がターンオンし，第１の制御ト
ランジスタＱ2 もターンオンする。抵抗素子Ｒ2 ，ダイ
オードＤ1 ，ダイオードＤ2 ，第１の制御トランジスタ
Ｑ2 ，第２の制御トランジスタＱ1 ，および，抵抗素子
Ｒ1 は定電流回路を構成しており，第１の制御トランジ
スタＱ2 のコレクタに下記のコレクタ電流ＩC2が流れ
る。 ＩC2＝（ＶBE−ＶCESATQ1 ）／Ｒ１ ・・・（１） ただし，ＶBEは第１の制御トランジスタＱ2 のベース・
エミッタ間電圧であり，ＶCESATQ1 は第２の制御トラン
ジスタＱ1 のコレクタ・エミッタ間の飽和電圧であり，
Ｒ１は抵抗素子Ｒ1 の抵抗値である。
ブレークダウン現象の発生を防止する。以下，立ち上が
り特性制御回路２０の動作を述べる。立ち上がり時間ｔ
r が短いとき，カップリングキャパシタＣ1 を介して第
２の制御トランジスタＱ1 のベースに電流が流れて第２
の制御トランジスタＱ1 がターンオンし，第１の制御ト
ランジスタＱ2 もターンオンする。抵抗素子Ｒ2 ，ダイ
オードＤ1 ，ダイオードＤ2 ，第１の制御トランジスタ
Ｑ2 ，第２の制御トランジスタＱ1 ，および，抵抗素子
Ｒ1 は定電流回路を構成しており，第１の制御トランジ
スタＱ2 のコレクタに下記のコレクタ電流ＩC2が流れ
る。 ＩC2＝（ＶBE−ＶCESATQ1 ）／Ｒ１ ・・・（１） ただし，ＶBEは第１の制御トランジスタＱ2 のベース・
エミッタ間電圧であり，ＶCESATQ1 は第２の制御トラン
ジスタＱ1 のコレクタ・エミッタ間の飽和電圧であり，
Ｒ１は抵抗素子Ｒ1 の抵抗値である。
【００２０】第１の制御トランジスタＱ2 のベース電位
は，ダイオードＤ1 およびダイオードＤ2 の順方向電圧
降下の和，または第１の制御トランジスタＱ2 のベース
・エミッタ間電圧と第２の制御トランジスタＱ1 のコレ
クタ・エミッタ間の飽和電圧と抵抗素子Ｒ1 の両端の電
圧との和で表される。ここで，第１の制御トランジスタ
Ｑ2 のベース・エミッタ間電圧とダイオードＤ1 および
ダイオードＤ2 の順方向電圧降下とはそれぞれ等しいの
で，抵抗素子Ｒ1 の両端の電圧はダイオードＤ2 の順方
向電圧降下と第２の制御トランジスタＱ1 のコレクタ・
エミッタ間の飽和電圧の差で表すことができ，さらには
式（１）が成立することになる。ショトキーバリヤ形の
第２の制御トランジスタＱ1 がターンオンした場合，そ
のコレクタ・エミッタ間の飽和電圧は約０．２Ｖであ
る。一方，第１の制御トランジスタＱ2 のベース・エミ
ッタ間電圧，ダイオードＤ1 およびダイオードＤ2の順
方向電圧降下はそれぞれ約０．７Ｖである。したがっ
て，第１の制御トランジスタＱ2 のコレクタ電流Ｉ
C2は，ほぼ０．５Ｖ／Ｒ１となる。
は，ダイオードＤ1 およびダイオードＤ2 の順方向電圧
降下の和，または第１の制御トランジスタＱ2 のベース
・エミッタ間電圧と第２の制御トランジスタＱ1 のコレ
クタ・エミッタ間の飽和電圧と抵抗素子Ｒ1 の両端の電
圧との和で表される。ここで，第１の制御トランジスタ
Ｑ2 のベース・エミッタ間電圧とダイオードＤ1 および
ダイオードＤ2 の順方向電圧降下とはそれぞれ等しいの
で，抵抗素子Ｒ1 の両端の電圧はダイオードＤ2 の順方
向電圧降下と第２の制御トランジスタＱ1 のコレクタ・
エミッタ間の飽和電圧の差で表すことができ，さらには
式（１）が成立することになる。ショトキーバリヤ形の
第２の制御トランジスタＱ1 がターンオンした場合，そ
のコレクタ・エミッタ間の飽和電圧は約０．２Ｖであ
る。一方，第１の制御トランジスタＱ2 のベース・エミ
ッタ間電圧，ダイオードＤ1 およびダイオードＤ2の順
方向電圧降下はそれぞれ約０．７Ｖである。したがっ
て，第１の制御トランジスタＱ2 のコレクタ電流Ｉ
C2は，ほぼ０．５Ｖ／Ｒ１となる。
【００２１】この第１の制御トランジスタＱ2 のコレク
タ電流ＩC2がフェーズスプリッタ用トランジスタＱ3 の
コレクタに流れ込む電流を少なくすることで，フェーズ
スプリッタ用トランジスタＱ3 のコレクタ電位の上昇時
間を遅らせる。その結果，ダーリントン接続回路の動作
を遅延させ，負荷静電容量Ｃl に流れ込む負荷電流ＩCL
を減少させ，トーテンポール形負荷駆動回路１０の立ち
上がりを緩慢にする。つまり，立ち上がり時間ｔr が長
くなり, トランジスタＱ4 のサステイン電圧が低下しな
い。その結果，負荷静電容量Ｃl が大きな状態に好適に
高速動作するように負荷駆動回路１を設定しておいた状
態において，負荷静電容量Ｃl が小さい場合でもブレー
クダウン現象は起きず，トランジスタＱ4 およびトラン
ジスタＱ5 の破損が防止できる。
タ電流ＩC2がフェーズスプリッタ用トランジスタＱ3 の
コレクタに流れ込む電流を少なくすることで，フェーズ
スプリッタ用トランジスタＱ3 のコレクタ電位の上昇時
間を遅らせる。その結果，ダーリントン接続回路の動作
を遅延させ，負荷静電容量Ｃl に流れ込む負荷電流ＩCL
を減少させ，トーテンポール形負荷駆動回路１０の立ち
上がりを緩慢にする。つまり，立ち上がり時間ｔr が長
くなり, トランジスタＱ4 のサステイン電圧が低下しな
い。その結果，負荷静電容量Ｃl が大きな状態に好適に
高速動作するように負荷駆動回路１を設定しておいた状
態において，負荷静電容量Ｃl が小さい場合でもブレー
クダウン現象は起きず，トランジスタＱ4 およびトラン
ジスタＱ5 の破損が防止できる。
【００２２】上述した動作を図２に示す特性図を参照し
てより詳細に述べる。曲線ＩＮはトーテンポール形負荷
駆動回路の入力信号，すなわち出力制御信号の変化を示
し，曲線ＣＶ１，ＣＶ２，およびＣＶ３はトーテンポー
ル形負荷駆動回路の出力信号の変化を示す。横軸，縦軸
はそれぞれ時間，電圧を示す。ＶTHはトーテンポール形
負荷駆動回路に接続される負荷回路の入力しきい値電圧
を示し，ＢＶCEO はトーテンポール形負荷駆動回路のト
ランジスタのベース開放コレクタ降伏電圧を示す。
てより詳細に述べる。曲線ＩＮはトーテンポール形負荷
駆動回路の入力信号，すなわち出力制御信号の変化を示
し，曲線ＣＶ１，ＣＶ２，およびＣＶ３はトーテンポー
ル形負荷駆動回路の出力信号の変化を示す。横軸，縦軸
はそれぞれ時間，電圧を示す。ＶTHはトーテンポール形
負荷駆動回路に接続される負荷回路の入力しきい値電圧
を示し，ＢＶCEO はトーテンポール形負荷駆動回路のト
ランジスタのベース開放コレクタ降伏電圧を示す。
【００２３】負荷静電容量Ｃl が大きな状態，すなわち
最大負荷時におけるトーテンポール形負荷駆動回路の出
力信号の立ち上がり特性がＣＶ２であるとすると，無負
荷時におけるトーテンポール形負荷駆動回路の出力信号
の立ち上がり特性はＣＶ３となる。この立ち上がり特性
ＣＶ３においては，立ち上がり特性が急俊すぎるために
トランジスタのサステイン電圧が低下し，ブレークダウ
ン現象が発生して，トランジスタＱ4 およびトランジス
タＱ5 の破壊に至る。このようなブレークダウン現象の
発生を防ぐためには，上述したように，トランジスタの
サステイン電圧を上昇させる，すなわちベース開放コレ
クタ降伏電圧ＢＶCEO をＶCC電圧よりも高くすればよ
い。そのためには通常，半導体基板に形成されるエピタ
キシャル層を厚くすればよいが，エピタキシャル層を厚
くすれば，上述した種々の問題に遭遇する。そこで本発
明では，立ち上がり特性制御回路により，無負荷時にお
ける立ち上がり特性ＣＶ３をＣＶ２に強制的に変え，ト
ランジスタのサステイン電圧を上昇させてブレークダウ
ン現象を防止する。また，無負荷時における立ち上がり
特性を，負荷回路の入力しきい値電圧ＶTHを越えるまで
はＣＶ３のままとし，しきい値電圧ＶTHを越えると立ち
上がり特性制御回路が動作してＣＶ１となるようにすれ
ば，無負荷時の高速動作とブレークダウン現象の防止と
を同時に実現できる。
最大負荷時におけるトーテンポール形負荷駆動回路の出
力信号の立ち上がり特性がＣＶ２であるとすると，無負
荷時におけるトーテンポール形負荷駆動回路の出力信号
の立ち上がり特性はＣＶ３となる。この立ち上がり特性
ＣＶ３においては，立ち上がり特性が急俊すぎるために
トランジスタのサステイン電圧が低下し，ブレークダウ
ン現象が発生して，トランジスタＱ4 およびトランジス
タＱ5 の破壊に至る。このようなブレークダウン現象の
発生を防ぐためには，上述したように，トランジスタの
サステイン電圧を上昇させる，すなわちベース開放コレ
クタ降伏電圧ＢＶCEO をＶCC電圧よりも高くすればよ
い。そのためには通常，半導体基板に形成されるエピタ
キシャル層を厚くすればよいが，エピタキシャル層を厚
くすれば，上述した種々の問題に遭遇する。そこで本発
明では，立ち上がり特性制御回路により，無負荷時にお
ける立ち上がり特性ＣＶ３をＣＶ２に強制的に変え，ト
ランジスタのサステイン電圧を上昇させてブレークダウ
ン現象を防止する。また，無負荷時における立ち上がり
特性を，負荷回路の入力しきい値電圧ＶTHを越えるまで
はＣＶ３のままとし，しきい値電圧ＶTHを越えると立ち
上がり特性制御回路が動作してＣＶ１となるようにすれ
ば，無負荷時の高速動作とブレークダウン現象の防止と
を同時に実現できる。
【００２４】図１に示した本発明の実施例の負荷駆動回
路１においては，負荷回路の負荷静電容量が小さい場
合，負荷回路の入力しきい値電圧ＶTHまではトーテンポ
ール形負荷駆動回路１０の動作によって従来のトーテン
ポール形負荷駆動回路と同様に図２中の曲線ＣＶ３に従
った動作を行わせる。負荷回路の入力しきい値電圧ＶTH
を越えると，立ち上がり特性制御回路２０が動作して曲
線ＣＶ１に示す動作となる。しかしながら，曲線ＣＶ１
とＣＶ３の遅延時間ｔpdは同じである。この曲線ＣＶ１
の軌跡をとる動作は負荷静電容量Ｃl が軽いときであ
る。もし負荷静電容量Ｃl が大きいときは曲線ＣＶ２に
従った特性となるが，この場合は，サステイン電圧は低
下せず，ブレークダウン現象は発生しないから問題とな
らない。負荷静電容量Ｃl の値が小さい場合に負荷回路
の入力しきい値電圧ＶTHを越えたとき，曲線ＣＶ１に従
う特性で動作させることは，短い遅延時間ｔpd1 を確保
しつつ, 高いサステイン電圧を得ること，換言すれば，
実質的にベース開放コレクタ降伏電圧ＢＶCEO をＶcc電
圧よりも高くすることに等しい。
路１においては，負荷回路の負荷静電容量が小さい場
合，負荷回路の入力しきい値電圧ＶTHまではトーテンポ
ール形負荷駆動回路１０の動作によって従来のトーテン
ポール形負荷駆動回路と同様に図２中の曲線ＣＶ３に従
った動作を行わせる。負荷回路の入力しきい値電圧ＶTH
を越えると，立ち上がり特性制御回路２０が動作して曲
線ＣＶ１に示す動作となる。しかしながら，曲線ＣＶ１
とＣＶ３の遅延時間ｔpdは同じである。この曲線ＣＶ１
の軌跡をとる動作は負荷静電容量Ｃl が軽いときであ
る。もし負荷静電容量Ｃl が大きいときは曲線ＣＶ２に
従った特性となるが，この場合は，サステイン電圧は低
下せず，ブレークダウン現象は発生しないから問題とな
らない。負荷静電容量Ｃl の値が小さい場合に負荷回路
の入力しきい値電圧ＶTHを越えたとき，曲線ＣＶ１に従
う特性で動作させることは，短い遅延時間ｔpd1 を確保
しつつ, 高いサステイン電圧を得ること，換言すれば，
実質的にベース開放コレクタ降伏電圧ＢＶCEO をＶcc電
圧よりも高くすることに等しい。
【００２５】図１に示した負荷駆動回路１によれば，負
荷容量の大きい負荷静電容量Ｃl における高速動作を可
能にしつつ，負荷静電容量Ｃl が軽くなった場合でも負
荷静電容量Ｃl の高速駆動を維持しつつサスティン電圧
の低下を防止してブレークダウン現象の発生を防止して
いる。曲線ＣＶ１等で示される立ち上がり特性の傾きは
立ち上がり特性制御回路２０内の調整用抵抗素子Ｒ1 の
値およびカップリングキャパシタＣ1 の値によって規定
される。つまり，抵抗素子Ｒ1 の値およびカップリング
キャパシタＣ1 の値を適切な値に設定することにより，
希望する傾き，すなわち，希望する遅延時間ｔpdが得ら
れる。
荷容量の大きい負荷静電容量Ｃl における高速動作を可
能にしつつ，負荷静電容量Ｃl が軽くなった場合でも負
荷静電容量Ｃl の高速駆動を維持しつつサスティン電圧
の低下を防止してブレークダウン現象の発生を防止して
いる。曲線ＣＶ１等で示される立ち上がり特性の傾きは
立ち上がり特性制御回路２０内の調整用抵抗素子Ｒ1 の
値およびカップリングキャパシタＣ1 の値によって規定
される。つまり，抵抗素子Ｒ1 の値およびカップリング
キャパシタＣ1 の値を適切な値に設定することにより，
希望する傾き，すなわち，希望する遅延時間ｔpdが得ら
れる。
【００２６】図４および図５はそれぞれ従来のトーテン
ポール形負荷駆動回路と図１に示した負荷駆動回路１と
のより具体的な特性曲線を示す。この例では，図３に示
したように負荷静電容量Ｃl としてパワーＭＯＳＦＥＴ
３を，図１に示した負荷駆動回路１で駆動した例，およ
び，同じくパワーＭＯＳＦＥＴ３を図８に示したトーテ
ンポール形負荷駆動回路で駆動した例を示す。図４に示
す曲線ＣＶ１１とＣＶ１２のそれぞれは，負荷静電容量
Ｃl が１０００ｐＦの定格負荷状態のときと，負荷静電
容量Ｃl が５ｐＦの軽負荷状態のときにおいて，図８に
示した従来のトーテンポール形負荷駆動回路によるシミ
ュレーション結果に基づく特性図を示す。図５に示す曲
線ＣＶ２１とＣＶ２２のそれぞれは，負荷静電容量Ｃl
が１００００ｐＦの定格負荷状態のときと，負荷静電容
量Ｃl が５ｐＦの軽負荷状態のときにおいて，図１に示
した負荷駆動回路１によるシミュレーション結果に基づ
く特性図を示す。Ｖcc電圧はいずれも１０Ｖである。
ポール形負荷駆動回路と図１に示した負荷駆動回路１と
のより具体的な特性曲線を示す。この例では，図３に示
したように負荷静電容量Ｃl としてパワーＭＯＳＦＥＴ
３を，図１に示した負荷駆動回路１で駆動した例，およ
び，同じくパワーＭＯＳＦＥＴ３を図８に示したトーテ
ンポール形負荷駆動回路で駆動した例を示す。図４に示
す曲線ＣＶ１１とＣＶ１２のそれぞれは，負荷静電容量
Ｃl が１０００ｐＦの定格負荷状態のときと，負荷静電
容量Ｃl が５ｐＦの軽負荷状態のときにおいて，図８に
示した従来のトーテンポール形負荷駆動回路によるシミ
ュレーション結果に基づく特性図を示す。図５に示す曲
線ＣＶ２１とＣＶ２２のそれぞれは，負荷静電容量Ｃl
が１００００ｐＦの定格負荷状態のときと，負荷静電容
量Ｃl が５ｐＦの軽負荷状態のときにおいて，図１に示
した負荷駆動回路１によるシミュレーション結果に基づ
く特性図を示す。Ｖcc電圧はいずれも１０Ｖである。
【００２７】図５の曲線ＣＶ２１から明らかなように，
負荷静電容量Ｃl が大きいと，立ち上がり特性制御回路
２０は動作せず，その負荷静電容量に応じた立ち上がり
特性が実現されている。また曲線ＣＶ２２に示すよう
に，負荷静電容量Ｃl が小さいと，トーテンポール形負
荷駆動回路１０によって負荷回路すなわちパワーＭＯＳ
ＦＥＴ３の入力しきい値電圧ＶTHまでは高速動作し，そ
の後，立ち上がり特性制御回路２０が働いて，その立ち
上がり特性が緩慢になる。つまり，図１に示した負荷駆
動回路１によれば，希望する範囲での高速動作と高いサ
ステイン電圧の維持が確立されている。一方，図８のト
ーテンポール形負荷駆動回路においては，負荷静電容量
Ｃl の小さい時の曲線ＣＶ１２は負荷静電容量Ｃl の大
きいときの曲線ＣＶ１１よりも高速特性を示し，サステ
イン電圧が低下してトランジスタのブレークダウン現象
が発生することになる。図４の曲線ＣＶ１２と図５の曲
線ＣＶ２２とを比較すると，立ち上がり特性制御回路２
０の効果によるサステイン電圧低下防止の効果が顕著で
ある。
負荷静電容量Ｃl が大きいと，立ち上がり特性制御回路
２０は動作せず，その負荷静電容量に応じた立ち上がり
特性が実現されている。また曲線ＣＶ２２に示すよう
に，負荷静電容量Ｃl が小さいと，トーテンポール形負
荷駆動回路１０によって負荷回路すなわちパワーＭＯＳ
ＦＥＴ３の入力しきい値電圧ＶTHまでは高速動作し，そ
の後，立ち上がり特性制御回路２０が働いて，その立ち
上がり特性が緩慢になる。つまり，図１に示した負荷駆
動回路１によれば，希望する範囲での高速動作と高いサ
ステイン電圧の維持が確立されている。一方，図８のト
ーテンポール形負荷駆動回路においては，負荷静電容量
Ｃl の小さい時の曲線ＣＶ１２は負荷静電容量Ｃl の大
きいときの曲線ＣＶ１１よりも高速特性を示し，サステ
イン電圧が低下してトランジスタのブレークダウン現象
が発生することになる。図４の曲線ＣＶ１２と図５の曲
線ＣＶ２２とを比較すると，立ち上がり特性制御回路２
０の効果によるサステイン電圧低下防止の効果が顕著で
ある。
【００２８】負荷を駆動する半導体素子のデバイス設計
において，耐圧は最も重要な要件であり，通常，ベース
開放コレクタ降伏電圧ＢＶCEO をＶcc電圧よりも高く設
計する，あるいは，最大印加電圧よりもベース開放コレ
クタ降伏電圧ＢＶCEO を高くすることが基本であるが，
要求仕様に対して既存のプロセスでの耐圧が不足すると
き，その都度エピタキシャル層の厚さを変更して対応す
ることはプロセスの条件決定，デザインルールの設定で
も膨大な時間と労力を必要とする。しかしながら、上述
したように，本発明の実施例によれば，エピタキシャル
層の厚さの不足を補うことも可能となる。またエピタキ
シャル層を薄く形成できることは，チップ寸法を小さく
でき，低価格化，高速性，省電力の点でも効果がある。
において，耐圧は最も重要な要件であり，通常，ベース
開放コレクタ降伏電圧ＢＶCEO をＶcc電圧よりも高く設
計する，あるいは，最大印加電圧よりもベース開放コレ
クタ降伏電圧ＢＶCEO を高くすることが基本であるが，
要求仕様に対して既存のプロセスでの耐圧が不足すると
き，その都度エピタキシャル層の厚さを変更して対応す
ることはプロセスの条件決定，デザインルールの設定で
も膨大な時間と労力を必要とする。しかしながら、上述
したように，本発明の実施例によれば，エピタキシャル
層の厚さの不足を補うことも可能となる。またエピタキ
シャル層を薄く形成できることは，チップ寸法を小さく
でき，低価格化，高速性，省電力の点でも効果がある。
【００２９】図６は最近の傾向であるインテリジェント
化，スマート化を考慮したパワーデバイスの回路構成図
を示す。図１に示した負荷駆動回路１によってパワーＭ
ＯＳＦＥＴ３を駆動する際，負荷駆動回路１を制御する
バイポーラトランジスタを有する制御用論理回路２も同
一導体基板に一体構成する。上述したように，本実施例
によれば，エピタキシャル層を薄くでき，半導体デバイ
スを小型化した分，バイポーラトランジスタを有する制
御用論理回路２を負荷駆動回路１と同一導体基板に一体
形成できる。その結果，全体のチップ寸法を小さくで
き，全体としてもパワーＭＯＳＦＥＴ３を高速動作させ
ることが可能となる。
化，スマート化を考慮したパワーデバイスの回路構成図
を示す。図１に示した負荷駆動回路１によってパワーＭ
ＯＳＦＥＴ３を駆動する際，負荷駆動回路１を制御する
バイポーラトランジスタを有する制御用論理回路２も同
一導体基板に一体構成する。上述したように，本実施例
によれば，エピタキシャル層を薄くでき，半導体デバイ
スを小型化した分，バイポーラトランジスタを有する制
御用論理回路２を負荷駆動回路１と同一導体基板に一体
形成できる。その結果，全体のチップ寸法を小さくで
き，全体としてもパワーＭＯＳＦＥＴ３を高速動作させ
ることが可能となる。
【００３０】図１の立ち上がり特性制御回路２０内の調
整用抵抗素子Ｒ1 は負荷駆動回路１の立ち上がり特性，
好適には負荷回路の入力しきい値電圧ＶTH以上の特性を
調整する役割をもつが，これを半導体デバイス内に組み
込むと，ユーザーが自己の用途に応じた任意な値に設定
することが困難になる。そこで図６においてはＩＣデバ
イスの外に外付け抵抗素子Ｒ1 として接続するように構
成している。その結果，ユーザーが自己の用途に応じた
特性に調整することが可能となる。
整用抵抗素子Ｒ1 は負荷駆動回路１の立ち上がり特性，
好適には負荷回路の入力しきい値電圧ＶTH以上の特性を
調整する役割をもつが，これを半導体デバイス内に組み
込むと，ユーザーが自己の用途に応じた任意な値に設定
することが困難になる。そこで図６においてはＩＣデバ
イスの外に外付け抵抗素子Ｒ1 として接続するように構
成している。その結果，ユーザーが自己の用途に応じた
特性に調整することが可能となる。
【００３１】図７は本発明の負荷駆動制御回路の第２実
施例としての負荷駆動回路を示す。図７の負荷駆動回路
１Ａは，立ち上がり特性制御回路２０Ａが図１の立ち上
がり特性制御回路２０よりも簡略化されている。図１と
図７とを比較すると，立ち上がり特性制御回路２０Ａに
は，立ち上がり特性制御回路２０内の第１の制御トラン
ジスタＱ2 ，ダイオードＤ1 ，ダイオードＤ2 およひ抵
抗素子Ｒ2 が削除され，抵抗素子Ｒ1 に代えて抵抗素子
Ｒ11が接続されている。この抵抗素子Ｒ11は抵抗素子Ｒ
1 と同様，調整抵抗素子として機能する。図７に示した
立ち上がり特性制御回路２０Ａは図１に示した立ち上が
り特性制御回路２０と同様の動作を行うが，図７に示し
た立ち上がり特性制御回路２０Ａは，図１に示した立ち
上がり特性制御回路２０における定電流回路に常時電流
が流れることによる電力消費を減少させるようにしたも
のである。ただし，立ち上がり特性制御回路２０Ａの調
整は幾分難しくなる。
施例としての負荷駆動回路を示す。図７の負荷駆動回路
１Ａは，立ち上がり特性制御回路２０Ａが図１の立ち上
がり特性制御回路２０よりも簡略化されている。図１と
図７とを比較すると，立ち上がり特性制御回路２０Ａに
は，立ち上がり特性制御回路２０内の第１の制御トラン
ジスタＱ2 ，ダイオードＤ1 ，ダイオードＤ2 およひ抵
抗素子Ｒ2 が削除され，抵抗素子Ｒ1 に代えて抵抗素子
Ｒ11が接続されている。この抵抗素子Ｒ11は抵抗素子Ｒ
1 と同様，調整抵抗素子として機能する。図７に示した
立ち上がり特性制御回路２０Ａは図１に示した立ち上が
り特性制御回路２０と同様の動作を行うが，図７に示し
た立ち上がり特性制御回路２０Ａは，図１に示した立ち
上がり特性制御回路２０における定電流回路に常時電流
が流れることによる電力消費を減少させるようにしたも
のである。ただし，立ち上がり特性制御回路２０Ａの調
整は幾分難しくなる。
【００３２】以上，本発明の負荷駆動回路の好適実施例
として，トーテンポール形式の負荷駆動回路を例示した
が，本発明の実施に際してはトーテンポール形式の負荷
駆動回路に限定されず，第１の出力トランジスタと第２
の出力トランジスタとが逆動作をするように構成され，
それらの接続点に，その負荷の値が大きく変化する容量
性負荷が接続される構成の種々の負荷駆動回路に好適に
適用できる。トランジスタＱ5 は好適実施例としてダー
リントン接続回路として構成した例を示したが，本発明
の実施に際してはダーリントン接続回路に限定されず，
単一のトランジスタであってもよい。
として，トーテンポール形式の負荷駆動回路を例示した
が，本発明の実施に際してはトーテンポール形式の負荷
駆動回路に限定されず，第１の出力トランジスタと第２
の出力トランジスタとが逆動作をするように構成され，
それらの接続点に，その負荷の値が大きく変化する容量
性負荷が接続される構成の種々の負荷駆動回路に好適に
適用できる。トランジスタＱ5 は好適実施例としてダー
リントン接続回路として構成した例を示したが，本発明
の実施に際してはダーリントン接続回路に限定されず，
単一のトランジスタであってもよい。
【００３３】
【発明の効果】上述したように，本発明によれば，負
荷，特に大きな値と小さな値の間で変化する容量性負荷
に対して，大きな負荷状態において高速動作を確保しつ
つ，負荷が小さくなった場合にその立ち上がり特性を緩
慢にすることにより，トランジスタのサステイン電圧を
高く維持し，ブレークダウン現象の発生を防止して，ト
ランジスタの破壊を防止できる信頼性の高い負荷駆動回
路が提供できる。また，負荷静電容量が小さい場合に，
負荷回路の入力しきい値を越えてから立ち上がり特性を
緩慢にすることにより，更なる高速動作とトランジスタ
のサステイン電圧低下の防止とを同時に実現できる。本
発明の負荷駆動回路は好適には，半導体基板に一体形成
可能であるが，出力トランジスタを形成する際に，薄い
エピタキシャル層でも高い耐圧を実現でき，本発明の負
荷駆動回路が形成されるデバイスの寸法を小さくでき
る。本発明の負荷駆動回路においては，立ち上がり特性
制御回路内の調整抵抗素子の値をデバイスの外部に設け
て外部から調整可能にすることにより，外部からサステ
イン電圧調整電圧を調整することが可能となり，ユーザ
ーがその用途に応じて特性を調整することが可能とな
る。
荷，特に大きな値と小さな値の間で変化する容量性負荷
に対して，大きな負荷状態において高速動作を確保しつ
つ，負荷が小さくなった場合にその立ち上がり特性を緩
慢にすることにより，トランジスタのサステイン電圧を
高く維持し，ブレークダウン現象の発生を防止して，ト
ランジスタの破壊を防止できる信頼性の高い負荷駆動回
路が提供できる。また，負荷静電容量が小さい場合に，
負荷回路の入力しきい値を越えてから立ち上がり特性を
緩慢にすることにより，更なる高速動作とトランジスタ
のサステイン電圧低下の防止とを同時に実現できる。本
発明の負荷駆動回路は好適には，半導体基板に一体形成
可能であるが，出力トランジスタを形成する際に，薄い
エピタキシャル層でも高い耐圧を実現でき，本発明の負
荷駆動回路が形成されるデバイスの寸法を小さくでき
る。本発明の負荷駆動回路においては，立ち上がり特性
制御回路内の調整抵抗素子の値をデバイスの外部に設け
て外部から調整可能にすることにより，外部からサステ
イン電圧調整電圧を調整することが可能となり，ユーザ
ーがその用途に応じて特性を調整することが可能とな
る。
【図１】本発明の負荷駆動回路の第１実施例としてのト
ーテンポール形負荷駆動回路の回路図である。
ーテンポール形負荷駆動回路の回路図である。
【図２】図１のトーテンポール形負荷駆動回路の動作特
性を示す図である。
性を示す図である。
【図３】本発明の負荷駆動回路の応用例を示す回路図で
ある。
ある。
【図４】従来のトーテンポール形負荷駆動回路の立ち上
がり特性図である。
がり特性図である。
【図５】本発明の負荷駆動回路の実施例のトーテンポー
ル形負荷駆動回路における立ち上がり特性図である。
ル形負荷駆動回路における立ち上がり特性図である。
【図６】本発明の負荷駆動回路の他の応用例を示す回路
図である。
図である。
【図７】本発明の負荷駆動回路の第２実施例としての負
荷駆動制御回路の回路図である。
荷駆動制御回路の回路図である。
【図８】従来のトーテンポール形負荷駆動回路の回路図
である。
である。
【図９】図８の出力トランジスタ周辺の回路図である。
１・・負荷駆動回路， ２・・制御用論理回路， ３・・パワーＭＯＳＦＥＴ， １０・・トーテンポール形負荷駆動回路， ２０・・立ち上がり特性制御回路， Ｑ1 ・・第２の制御トランジスタ， Ｑ2 ・・第１の制御トランジスタ， Ｑ3 ・・フェーズスプリッタ用ＳＢ形トランジスタ， Ｑ4 ・・第２のトランジスタ， Ｑ5 ・・第１のトランジスタ， Ｑ6 ・・ダーリントン接続トランジスタ， Ｃ1 ・・カップリングキャパシタ， Ｃl ・・負荷静電容量， Ｄ1 ，Ｄ2 ・・ダイオード， Ｒ1 ・・調整用抵抗素子， Ｒ2 〜Ｒ7 ・・抵抗素子， ＩC2・・第１の制御トランジスタのコレクタ電流， ＩCl・・負荷電流。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−22112（ＪＰ，Ａ) 特開 平２−268518（ＪＰ，Ａ) 特開 平１−106520（ＪＰ，Ａ) 特開 平２−100516（ＪＰ，Ａ) 特開 平２−190026（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00 - 19/096
Claims (5)
- 【請求項１】第１のトランジスタと第２のトランジスタ
とを有するトーテンポール型出力回路と， 上記第１のトランジスタと上記第２のトランジスタとの
接続点に接続されたカップリングキャパシタと，上記第
１のトランジスタの制御信号入力点に接続され上記カッ
プリングキャパシタからの電流に応答して上記制御信号
入力点の電位上昇を鈍らせる定電流回路とを有し，上記
接続点の電位上昇変化が予め定められた値よりも急峻な
ときに上記第１のトランジスタのターンオン時間を長く
して上記トーテンポール型出力回路の立ち上がり特性を
鈍らせる特性制御回路とを有する負荷駆動回路。 - 【請求項２】上記定電流回路は， 上記第１のトランジスタの制御信号入力点に接続された
第１の制御トランジスタと， 上記第１の制御トランジスタに直列接続されその制御信
号入力点が上記カップリングキャパシタに接続された第
２の制御トランジスタと， 上記第２の制御トランジスタと基準電位との間に接続さ
れ上記立ち上がり特性を規定する抵抗値を有する調整用
抵抗素子と， 上記第１の制御トランジスタの制御信号入力点と基準電
位との間に接続されたダイオード回路とを有する請求項
１に記載の負荷駆動回路。 - 【請求項３】上記第１の制御トランジスタはバイポーラ
トランジスタであり， 上記第２の制御トランジスタはショットキーバリヤ型バ
イポーラトランジスタである請求項２に記載の負荷駆動
回路。 - 【請求項４】上記トーテンポール型出力回路は上記第１
のトランジスタと上記第２のトランジスタとを逆動作さ
せるフェーズスプリッタ用トランジスタを有する請求項
１，２又は３に記載の負荷駆動回路。 - 【請求項５】上記第１のトランジスタはバイポーラトラ
ンジスタであり， 上 記第２のトランジスタはショットキーバリヤ型バイポ
ーラトランジスタであり， 上記フェーズスプリッタ用トランジスタにより制御され
上記第１のトランジスタとダーリントン接続される第３
のバイポーラトランジスタを有する 請求項１，２，３，
又は４に記載の 負荷駆動回路。
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