JPH03224261A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH03224261A JPH03224261A JP2019431A JP1943190A JPH03224261A JP H03224261 A JPH03224261 A JP H03224261A JP 2019431 A JP2019431 A JP 2019431A JP 1943190 A JP1943190 A JP 1943190A JP H03224261 A JPH03224261 A JP H03224261A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signal wiring
- signal
- wirings
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
［概要］
半導体集積回路装置に関し、
信号配線の寸法精度の低下を招くことなく、信号配線の
耐雑音性の向上化を図ることができるようにすることを
目的とし、
一又は平行に配され、同相信号が伝送されるようになさ
れた複数本の信号配線の片側又は両側に該信号配線に沿
って配線を設け、該配線をフローティング状態にして構
成する。[Detailed Description of the Invention] [Summary] An object of the present invention is to improve the noise resistance of signal wiring in a semiconductor integrated circuit device without reducing the dimensional accuracy of the signal wiring. Wiring is provided along one side or both sides of a plurality of signal wirings arranged in parallel or in parallel to transmit in-phase signals, and the wirings are placed in a floating state.
［産業上の利用分野］
本発明は半導体集積回路装置、より詳しくは、半導体集
積回路装置における配線に関する。[Industrial Field of Application] The present invention relates to a semiconductor integrated circuit device, and more particularly, to wiring in a semiconductor integrated circuit device.
半導体集積回路装置においては、益々、微細化が進んで
おり、これに対応して、いかにして信号配線に雑音が誘
導されないようにするかが重要な問題となっている。2. Description of the Related Art Semiconductor integrated circuit devices are becoming increasingly finer, and correspondingly, how to prevent noise from being induced in signal wiring has become an important issue.
［従来の技術］
従来の半導体集積回路装置においては、信号配線の近く
に他の配線を配置しないようにして信号配線に雑音が混
入しないようにしていた。[Prior Art] In conventional semiconductor integrated circuit devices, other wiring lines are not placed near signal wiring lines to prevent noise from entering the signal wiring lines.
［発明が解決しようとする課題］
このため、かかる従来の半導体集積回路装置においては
、信号配線は、そのエツチング工程時、いわゆるマイク
ロ・ローディング（■１ｃｒｏ ｌｏａｄｉｎｇ ）効
果のために、エツチング・シフト量が大きくなり、寸法
精度が低下してしまうという問題点があった。[Problems to be Solved by the Invention] Therefore, in such conventional semiconductor integrated circuit devices, the amount of etching shift of the signal wiring during the etching process is large due to the so-called micro loading (■1cro loading) effect. There was a problem that the size became large and the dimensional accuracy decreased.
第５図は、かかるマイクロ・ローディング効果を説明す
るための断面図であり、図中、１は基板、２は絶縁層、
３（二点鎖線）はアルミニウム層、４Ａ〜４Ｄはレジス
ト、５Ａ〜５Ｄはアルミニウム配線であって、この図は
、アルミニウム層３をドライ・エツチングしてアルミニ
ウム配線５Ａ〜５Ｄを形成した場合を示している。この
例では、レジスト４Ｄの部分は、レジスト４Ａ〜４Ｃの
部分に比較して、パターンが粗になっている（この例で
は、特に、レジスト４Ｄは孤立している）。FIG. 5 is a cross-sectional view for explaining such a micro-loading effect, in which 1 is a substrate, 2 is an insulating layer,
3 (two-dot chain line) is an aluminum layer, 4A to 4D are resists, and 5A to 5D are aluminum wirings, and this figure shows the case where aluminum wirings 5A to 5D are formed by dry etching the aluminum layer 3. ing. In this example, the pattern of the resist 4D portion is rougher than that of the resists 4A to 4C (in this example, the resist 4D is particularly isolated).
即ち、レジスト４Ｄの部分は、エツチングすべきアルミ
ニウム層３の面積を大にしている。このため、レジスト
５Ｄの部分は、オーバエツチングによるシフト量りが大
きくなり、アルミニウム配線５Ｄの寸法精度が低下して
しまう。これが、マイクロ・ローディング効果である。That is, the area of the resist 4D increases the area of the aluminum layer 3 to be etched. Therefore, the amount of shift due to overetching becomes large in the resist 5D portion, and the dimensional accuracy of the aluminum wiring 5D decreases. This is the micro-loading effect.
また、かかる従来の半導体集積回路装置においては、信
号配線の近くに他の配線を配置しないようにしているの
で、集積化の向上を図ることができないという問題点も
あった。Further, in such conventional semiconductor integrated circuit devices, since other wiring is not arranged near the signal wiring, there is also a problem that it is impossible to improve the integration.
本発明は、かかる点に鑑み、■信号配線の寸法精度の低
下を招くことなく、信号配線の耐雑音性の向上化を図る
ことができるようにした半導体集積回路装置、及び、■
信号配線の寸法精度の低下を招くことなく、信号配線の
耐雑音性の向上化を図ることができるほか、高集積化を
も図ることができるようにした半導体集積回路装置を提
供することを目的とする。In view of these points, the present invention provides: (1) a semiconductor integrated circuit device capable of improving the noise resistance of signal wiring without causing a decrease in the dimensional accuracy of the signal wiring; and (2)
The purpose of the present invention is to provide a semiconductor integrated circuit device that can improve the noise resistance of signal wiring without reducing the dimensional accuracy of the signal wiring, and can also achieve high integration. shall be.
［課題を解決するための手段］
上記目的は、次の第１及び第２の発明によって達成され
る。[Means for Solving the Problems] The above object is achieved by the following first and second inventions.
策ユ！ソ１乳
本発明中、第１の発明の半導体集積回路装置は、信号配
線の寸法精度の低下を招くことなく、信号配線の耐雑音
性の向上化を図ることを目的とするものであって、一又
は平行に配され、同相信号が伝送されるようになされた
複数本の信号配線の片側又は両側に該信号配線に沿って
配線を設け、該配線をフローティング（ｆ ｌｏａｔｉ
ｎｇ）状態にして構成される。Strategy! The semiconductor integrated circuit device of the first aspect of the present invention is intended to improve the noise resistance of the signal wiring without causing a decrease in the dimensional accuracy of the signal wiring. A wiring is provided along one or both sides of a plurality of signal wirings arranged in parallel or parallel to each other to transmit an in-phase signal, and the wiring is floating.
ng) state and is configured.
！λ！υ１几
本発明中、第２の発明の半導体集積回路装置は、信号配
線の寸法精度の低下を招くことなく、信号配線の耐雑音
性の向上化を図るほか、高集積化をも図ることを目的と
するものであって、一又は平行に配され、同相信号が伝
送されるようになされた複数本の信号配線の片側又は両
側に該信号配線に沿って配線を設け、該配線を電源に接
続して構成される。! λ! υ1几In the present invention, the semiconductor integrated circuit device of the second invention aims to improve the noise resistance of the signal wiring and also to achieve high integration without causing a decrease in the dimensional accuracy of the signal wiring. For the purpose of configured by connecting to.
［作用コ
第１の発明においては、信号配線の片側又は両側に設け
られる配線は、フローティング状態にされるので、信号
配線をシールドする機能は有していないが、マイクロ・
ローディング効果を抑制する機能は有している。したが
って、信号配線を他の配線から離して形成し、これによ
って、信号配線に雑音が混入されないように構成しても
、信号配線につき、寸法精度の低下を招くことはない。[Operations] In the first invention, the wiring provided on one or both sides of the signal wiring is placed in a floating state, so it does not have the function of shielding the signal wiring.
It has a function to suppress the loading effect. Therefore, even if the signal wiring is formed apart from other wiring to prevent noise from being mixed into the signal wiring, the dimensional accuracy of the signal wiring will not deteriorate.
また、第２の発明においては、信号配線の片側又は両側
に設けられる配線は、電源に接続されるので、信号配線
をシールドして雑音の混入を遮断する機能を有している
。したがって、信号配線を他の配線と近接して設けるこ
とができる。Furthermore, in the second aspect of the invention, the wiring provided on one or both sides of the signal wiring is connected to the power supply, and therefore has the function of shielding the signal wiring and blocking noise from entering. Therefore, the signal wiring can be provided close to other wiring.
［実施例］
以下、第１図ないし第４図を参照して、本発明の各種実
施例につき説明するが、本発明は、これら実施例に限定
されるものではない。[Examples] Hereinafter, various embodiments of the present invention will be described with reference to FIGS. 1 to 4, but the present invention is not limited to these embodiments.
１ｊ〈第１ ）
第１図は本発明の第１実施例の要部を示す斜視図であっ
て、この第１実施例は、信号配線１１の両側に信号配線
１１に沿って配線１２．１３を設け、これら配線１２．
１３をフローティング状態にしたものである。なお、１
４は基板、１５は絶縁層である。1j (1st) FIG. 1 is a perspective view showing a main part of a first embodiment of the present invention, and this first embodiment has wires 12 and 13 along the signal wire 11 on both sides of the signal wire 11. are provided, and these wirings 12.
13 is placed in a floating state. In addition, 1
4 is a substrate, and 15 is an insulating layer.
かかる第１実施例においては、配線１２．１３は、フロ
ーティング状態にされているので、信号配線１１をシー
ルドする機能は有していないが、これら配線は、信号配
線に沿って設けられている以上、マイクロ・ローディン
グ効果を抑制する機能は有している。In this first embodiment, the wiring lines 12 and 13 are in a floating state and therefore do not have the function of shielding the signal wiring line 11. However, since these wiring lines are provided along the signal wiring line, , it has the function of suppressing the micro-loading effect.
したがって、この第１実施例によれば、信号配線１１を
他の配線から離して形成し、これによって、信号配線１
１に雑音が混入されないようにしても、信号配線につき
、寸法精度の低下を招くことはない。換言すれば、信号
配線１１の寸法精度の低下を招くことなく、信号配線１
１の耐雑音性の向上化を図ることができる。Therefore, according to the first embodiment, the signal wiring 11 is formed apart from other wirings, and thereby the signal wiring 11 is formed apart from other wirings.
Even if noise is prevented from being mixed into signal line 1, the dimensional accuracy of the signal wiring will not deteriorate. In other words, the signal wiring 11 can be
It is possible to improve No. 1 noise resistance.
２ （第２゛
第２図は本発明の第２実施例の要部を示す斜視図であっ
て、この第２実施例は、信号配！！２１の両側に信号配
線２１に沿って配線２２．２３を設け、これら配線２２
．２３を電源（接地を含む）に接続したものである。な
お、２４は基板、２５は絶縁層である。2 (2) FIG. 2 is a perspective view showing the main part of the second embodiment of the present invention, and this second embodiment has wiring 22 along the signal wiring 21 on both sides of the signal wiring!! .23 is provided, and these wiring 22
．． 23 is connected to a power source (including ground). Note that 24 is a substrate and 25 is an insulating layer.
かかる第２実施例においては、配線２２．２３は、一定
電圧に固定されるため、信号配線２１をシールドし、雑
音の混入を遮断する機能を有している。In the second embodiment, the wiring lines 22 and 23 are fixed at a constant voltage, so that they have the function of shielding the signal wiring line 21 and blocking noise from entering.
したがって、この第２実施例によれば、信号配線２１を
他の配線と近接して設けても雑音、の混入を防ぐことが
できる。また、このように、信号配線２１を他の配線と
近接して設けることによってマイクロ ローディング効
果を防止し、更に、高集積化をも図ることができる。換
言すれば、信号配線の寸法精度の低下を招くことなく、
信号配線の耐雑音性の向上化を図ることができるほか、
高集積化をも図ることができる。Therefore, according to the second embodiment, even if the signal wiring 21 is provided close to other wiring, it is possible to prevent noise from entering. Further, by providing the signal wiring 21 in close proximity to other wiring in this way, it is possible to prevent the micro loading effect and further achieve high integration. In other words, without reducing the dimensional accuracy of signal wiring,
In addition to improving the noise resistance of signal wiring,
High integration can also be achieved.
１旦」口１乳
第３区は本発明の第３実施例の要部を示す斜視図であっ
て、この第３実施例は、平行に配され、かつ、同相信号
φが伝送されるようになされた２本の信号配線３１Ａ、
３１Ｂの両側に、これら信号配線３１Ａ、３１Ｂに沿っ
て配線３２．３３を設け、これら配線３２．３３をフロ
ーティング状態にしたものである。なお、３４は基板、
３５は絶縁層である。The third section is a perspective view showing a main part of a third embodiment of the present invention, and this third embodiment is arranged in parallel and transmits an in-phase signal φ. Two signal wiring 31A made as follows,
Wiring lines 32 and 33 are provided on both sides of signal line 31B along these signal lines 31A and 31B, and these lines 32 and 33 are placed in a floating state. In addition, 34 is a board,
35 is an insulating layer.
このように、平行に配され、かつ、同相信号が伝送され
る複数の、例えば、２本の信号配線３１Ａ、３１Ｂ間に
ついては、近接して配線してもクロストークによる雑音
は発生しない。In this way, noise due to crosstalk does not occur between a plurality of signal lines 31A and 31B, for example, two signal lines arranged in parallel and transmitting in-phase signals, even if they are wired close to each other.
したがって、このような場合には、個々の信号配線３１
Ａ、３１Ｂごとに、その両端に配線を設け、これら配線
をフローティング状態にしなくとも、信号配線３１Ａ、
３１Ｂを挟むように、その両端に配線３２．３３を設け
、これら配線３２．３３をフローティング状態とすれば
、第１実施例と同様の効果を得ることができる。Therefore, in such a case, each signal wiring 31
Even if wiring is provided at both ends of each signal wiring 31A and 31B, and these wirings are not placed in a floating state, the signal wiring 31A,
If wires 32 and 33 are provided at both ends of 31B so as to sandwich it, and these wires 32 and 33 are placed in a floating state, the same effect as in the first embodiment can be obtained.
なお、配線３２．３３を電源に接続すれば、第２実施例
と同様の効果を得ることができることは言うまでもない
。It goes without saying that the same effects as in the second embodiment can be obtained by connecting the wirings 32 and 33 to a power source.
寒Ａ」口１殊
第４図は本発明の第４実施例の要部を示す斜視図であっ
て、この第４実施例は、特に、所定のピッチＰで配線レ
イアウトが行われるようになされた半導体集積回路装置
、例えば、ゲートアレイ型半導体集積回路装置において
、信号配線４１の両側に２ピツチ離して配線４２．４３
を設け、これら配線４２．４３をフローティング状態に
したものである。なお、４４は基板、４５は絶縁層であ
る。FIG. 4 is a perspective view showing the main part of a fourth embodiment of the present invention, and this fourth embodiment is particularly designed so that the wiring layout is performed at a predetermined pitch P. In a semiconductor integrated circuit device, for example, a gate array type semiconductor integrated circuit device, wiring lines 42 and 43 are placed two pitches apart on both sides of the signal wiring line 41.
are provided, and these wirings 42 and 43 are placed in a floating state. Note that 44 is a substrate and 45 is an insulating layer.
かかる第４実施例によれば、ゲートアレイ型半導体集積
回路装置につき、第１実施例と同様の効果を得ることが
できるほか、図中、二点鎖線Ｘ、Ｙで示す位置、即ち、
信号配線４１から１ピツチ離した位置に配線４２．４３
を設ける場合に比較して、信号配線４１の寄生容量を小
さく抑え、信号配線４１の寄生容量による信号伝送の遅
延を小さく抑えることができる。したがって、この第４
実施例は、特に、チャネルピッチを狭くするゲートアレ
イ型半導体集積回路装置に適用して好適である。According to the fourth embodiment, the same effects as the first embodiment can be obtained for the gate array type semiconductor integrated circuit device, and in addition, the positions indicated by the two-dot chain lines X and Y in the figure, that is,
Wires 42 and 43 are placed one pitch apart from the signal wire 41.
The parasitic capacitance of the signal wiring 41 can be kept small, and the delay in signal transmission due to the parasitic capacitance of the signal wiring 41 can be kept small, compared to the case where the signal wiring 41 is provided. Therefore, this fourth
The embodiment is particularly suitable for application to a gate array type semiconductor integrated circuit device in which the channel pitch is narrowed.
なお、配線４２．４３を電源に接続すれば、第２実施例
と同様の効果を得ることができることは言うまでもない
。It goes without saying that the same effect as in the second embodiment can be obtained by connecting the wirings 42 and 43 to a power source.
丈１日【
上述の第１実施例ないし第４実施例においては、信号配
線の両側に配線を設け、これら配線をフローティング状
態又は電源に接続した場合につき述べたが、この代わり
に、信号配線の片側に配線を設け、この配線をフローテ
ィング状態又は電源に接続するように構成することもで
きる。この場合には、各側につき、対応する各実施例よ
りも効果は劣るものの、対応する各実施例と同様の効果
を得ることができる。[In the first to fourth embodiments described above, the case where wiring is provided on both sides of the signal wiring and these wirings are in a floating state or connected to a power supply is described, but instead of this, the case where the signal wiring is It is also possible to provide a wiring on one side and configure the wiring to be in a floating state or connected to a power source. In this case, although the effects are inferior to those of the corresponding embodiments on each side, the same effects as those of the corresponding embodiments can be obtained.
［発明の効果］
本発明によれば、以下のような効果を得ることができる
。[Effects of the Invention] According to the present invention, the following effects can be obtained.
即ち、まず、第１の発明によれば、信号配線の片側又は
両側に配線を設け、該配線をフローティング状態にする
という構成を採用したことにより、該配線をマイクロ・
ローディング効果を軽減するために機能させることがで
きるので、信号配線を他の配線から離して形成し、信号
配線に雑音が混入されないようにしても、寸法精度の低
下を招かない。即ち、信号配線の寸法精度の低下を招く
ことなく、信号配線の耐雑音性の向上化を図ることがで
きる。That is, first, according to the first invention, by adopting a configuration in which wiring is provided on one side or both sides of the signal wiring and the wiring is in a floating state, the wiring can be made micro-
Since it can function to reduce the loading effect, dimensional accuracy does not deteriorate even if the signal wiring is formed separated from other wiring to prevent noise from being mixed into the signal wiring. That is, it is possible to improve the noise resistance of the signal wiring without reducing the dimensional accuracy of the signal wiring.
また、第２の発明によれば、信号配線の片側又は両側に
該信号配線に沿って配線を設け、該配線を電源に接続す
るという構成を採用したことにより、該配線によって信
号配線をシールドとして雑音を遮断することができるの
で、信号配線を他の配線と近接して設けることができる
し、また、このように、信号配線を他の配線と近接して
設けることによってマイクロ・ローディング効果を防止
し、更に、高集積化をも図ることができる。即ち、信号
配線の寸法精度の低下を招くことなく、信号配線の耐雑
音性の向上化を図ることができるほか、高集積化をも図
ることができる。Further, according to the second invention, by adopting a configuration in which wiring is provided along one side or both sides of the signal wiring and the wiring is connected to a power supply, the wiring can be used as a shield for the signal wiring. Since noise can be blocked, the signal wiring can be placed close to other wiring, and in this way, the micro-loading effect can be prevented by providing the signal wiring close to other wiring. Furthermore, higher integration can be achieved. That is, it is possible to improve the noise resistance of the signal wiring without reducing the dimensional accuracy of the signal wiring, and it is also possible to achieve high integration.
第１図は第１実施例の要部を示す斜視図、第２図は第２
実施例の要部を示す斜視図、第３図は第３実施例の要部
を示す斜視図、第４図は第４実施例の要部を示す斜視図
、第５図はマイクロ・ローディング効果を説明するため
の断面図である。
１１．２１．３１Ａ、３１Ｂ、４１・・・信号配線１２
．１３．２２．２３．３２．３３．４２．４３・・・本
発明の目的を達成する配線第１実施例
第１図
第２実施例
第２図
ψ
φ
第３実施例
第３図
第４実施例
第４図FIG. 1 is a perspective view showing the main parts of the first embodiment, and FIG. 2 is a perspective view showing the main parts of the first embodiment.
FIG. 3 is a perspective view showing the main parts of the third embodiment. FIG. 4 is a perspective view showing the main parts of the fourth embodiment. FIG. 5 shows the micro loading effect. FIG. 2 is a sectional view for explaining. 11.21.31A, 31B, 41...Signal wiring 12
．． 13.22.23.32.33.42.43... Wiring that achieves the object of the present invention 1st embodiment Figure 1 2nd embodiment Figure 2 ψ φ 3rd embodiment Figure 3 4th implementation Example Figure 4
Claims (4)
になされた複数本の信号配線の片側又は両側に該信号配
線に沿って配線を設け、該配線をフローティング状態に
してなることを特徴とする半導体集積回路装置。(1) Wiring is provided along one or both sides of a plurality of signal wirings arranged in parallel or in parallel to transmit in-phase signals, and the wiring is left in a floating state. A semiconductor integrated circuit device characterized by:
になされた複数本の信号配線の片側又は両側に該信号配
線に沿って配線を設け、該配線を電源に接続してなるこ
とを特徴とする半導体集積回路装置。(2) Wiring is provided along one or both sides of a plurality of signal wirings arranged in parallel or in parallel to transmit in-phase signals, and the wiring is connected to a power source. A semiconductor integrated circuit device characterized by:
れる半導体集積回路装置において、 一又は平行に配され、同相信号が伝送されるようになさ
れた複数本の信号配線の片側又は両側に該信号配線に沿
って２ピッチ以上離して配線を設け、該配線をフローテ
ィング状態にしてなることを特徴とする半導体集積回路
装置。(3) In a semiconductor integrated circuit device configured with wiring layout performed at a predetermined pitch, one or both sides of multiple signal wirings arranged in parallel or in parallel to transmit in-phase signals. A semiconductor integrated circuit device characterized in that wires are provided along the signal wires at two or more pitches apart, and the wires are in a floating state.
れる半導体集積回路装置において、 一又は平行に配され、同相信号が伝送されるようになさ
れた複数本の信号配線の片側又は両側に該信号配線に沿
って２ピッチ以上離して配線を設け、該配線を電源に接
続してなることを特徴とする半導体集積回路装置。(4) In a semiconductor integrated circuit device configured with wiring layout performed at a predetermined pitch, one or both sides of multiple signal wirings arranged in parallel or in parallel to transmit in-phase signals. A semiconductor integrated circuit device, characterized in that wires are provided along the signal wires at two or more pitches apart, and the wires are connected to a power source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019431A JPH03224261A (en) | 1990-01-30 | 1990-01-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019431A JPH03224261A (en) | 1990-01-30 | 1990-01-30 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03224261A true JPH03224261A (en) | 1991-10-03 |
Family
ID=11999095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019431A Pending JPH03224261A (en) | 1990-01-30 | 1990-01-30 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03224261A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238823A (en) * | 1990-02-15 | 1991-10-24 | Nec Corp | Semiconductor integrated circuit |
| US5309015A (en) * | 1991-11-14 | 1994-05-03 | Hitachi, Ltd. | Clock wiring and semiconductor integrated circuit device having the same |
| JP2000040701A (en) * | 1998-07-23 | 2000-02-08 | Texas Instr Japan Ltd | Crosstalk prevention circuit |
| US6128347A (en) * | 1996-09-10 | 2000-10-03 | Nec Corporation | Signal transmission circuit with protection line driven with signal having same phase as transmission signal |
| JP2006173382A (en) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | Semiconductor chip and method for changing design thereof |
| JP2006253498A (en) * | 2005-03-11 | 2006-09-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JP2007149826A (en) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Ind Co Ltd | Standard cell and semiconductor integrated circuit having the same |
| JP2016046395A (en) * | 2014-08-22 | 2016-04-04 | 株式会社東芝 | Semiconductor switch |
-
1990
- 1990-01-30 JP JP2019431A patent/JPH03224261A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238823A (en) * | 1990-02-15 | 1991-10-24 | Nec Corp | Semiconductor integrated circuit |
| US5309015A (en) * | 1991-11-14 | 1994-05-03 | Hitachi, Ltd. | Clock wiring and semiconductor integrated circuit device having the same |
| US6128347A (en) * | 1996-09-10 | 2000-10-03 | Nec Corporation | Signal transmission circuit with protection line driven with signal having same phase as transmission signal |
| JP2000040701A (en) * | 1998-07-23 | 2000-02-08 | Texas Instr Japan Ltd | Crosstalk prevention circuit |
| JP2006173382A (en) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | Semiconductor chip and method for changing design thereof |
| JP2006253498A (en) * | 2005-03-11 | 2006-09-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JP2007149826A (en) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Ind Co Ltd | Standard cell and semiconductor integrated circuit having the same |
| JP2016046395A (en) * | 2014-08-22 | 2016-04-04 | 株式会社東芝 | Semiconductor switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6130484A (en) | Semiconductor device | |
| US5216280A (en) | Semiconductor integrated circuit device having pads at periphery of semiconductor chip | |
| EP0181059B1 (en) | Semiconductor integrated circuit for clock distribution | |
| JP2000269211A (en) | Semiconductor device | |
| JPH0828421B2 (en) | Semiconductor integrated circuit device | |
| JPH03224261A (en) | Semiconductor integrated circuit device | |
| KR19980044215A (en) | Wiring Structure of Semiconductor Device and Formation Method | |
| KR930005493B1 (en) | Semiconductor integrated circuit device | |
| US5448088A (en) | Semiconductor integrated circuit having lengthened connection pins for connection to external wirings | |
| US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
| JPH0821595B2 (en) | Semiconductor device | |
| KR910007900B1 (en) | Semiconductor integrated circuit device | |
| US6013924A (en) | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit | |
| KR100329952B1 (en) | Semiconductor integrated circuit and wiring method thereof | |
| JPH02284448A (en) | Semiconductor device | |
| JP4255141B2 (en) | Semiconductor device | |
| JP2839722B2 (en) | Integrated circuit device | |
| JPH0590427A (en) | Semiconductor integrated circuit device | |
| KR980012158A (en) | Semiconductor devices | |
| JPH03114257A (en) | Semiconductor integrated circuit of gate array system | |
| JPH022122A (en) | Semiconductor integrated circuit | |
| JPH02105532A (en) | Semiconductor integrated circuit device | |
| JPS62229958A (en) | Semiconductor device | |
| JPH03203363A (en) | Semiconductor device | |
| JPH04162669A (en) | Semiconductor integrated circuit |