JPH0322462A - 集積回路に局部的相互接続を形成するための方法と集積回路トランジスタ構造 - Google Patents

集積回路に局部的相互接続を形成するための方法と集積回路トランジスタ構造

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JPH0322462A
JPH0322462A JP2143244A JP14324490A JPH0322462A JP H0322462 A JPH0322462 A JP H0322462A JP 2143244 A JP2143244 A JP 2143244A JP 14324490 A JP14324490 A JP 14324490A JP H0322462 A JPH0322462 A JP H0322462A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、一般的には集積電子回路に関し、さらに特
定的には集積回路に局部的相互接続を製作するための方
法に関する。
局部的相互接続技術の使用は、高密度集積回路の製作の
ために重要である。ここで使用されるように、局部的相
互接続は、幾分物理的に隣接した導電領域を接続するた
めに使用される信号ラインを一般的に参照するために使
われるであろう。局部的相互接続は、コンタクトバイヤ
がそれを介して形成されねばならない酸化物またはその
他の絶縁物の介在層なしにおかれ、かつパターン化され
る。
高密度メモリおよびゲートアレイ集積回路は、局部的相
互接続技術の有利な使用を行なうことができる。たとえ
ば、局部的相互接続は、６トランジスタＳＲＡＭセルに
おいてセルの大きさを減ずるために使用されることがで
きる。この目的のための局部的相互接続の使用の一例は
、１９８５年ＩＥＤＭ議事録（Ｐｒｏｃｅｅｄｉｎｇｓ
　　ｏｆｔｈｅ　　ＩＥＤＭ）、５９０頁ないし５９３
頁、Ｔ−Ｔａｎｇ氏らによる論文「チタン窒化物を使用
するＶＬＳＩ局部的相互接続レベル（ＶＬＳＩＬＯＣＡ
Ｌ　　ＩＮＴＥＲＣＯＮＮＥＣＴ　　ＬＥＶＥＬ　　Ｕ
ＳＩＮＧ　　ＴＩＴＡＮＩＵＭ　　ＮＩＴＲＩＤＥ）Ｊ
に示される。そのような論文にのべられた方法は、その
他の方法ステップの副産物として形成されるチタン窒化
物を、６トランジスタＳＲＡＭセルにおける局部的相互
接続として使用する。
米国特許第４，８０４，６３６号は、ＶＬＳＩＭＯＳ集
積回路のための局部的相互接続としてのチタン窒化物の
同様の使用を図示する。この特許では、チタンディシリ
サイドを形成する処理スチップの間に形成されるチタン
窒化物の眉が、局部的相互接続およびコンタクトパッド
のために使用される。この特許は、ＳＲＡＭセルにおけ
る局部的相互接続の使用を例示する。
集積回路における局部的相互接続のために使用される材
料のいくつかの特性は、完成された回路の総合の機能性
にとって重要である。これらの後５ のサーマルサイクルの間の相互接続材料の安定性および
材料の長期の完全性を含む。使用される材料は、安定し
ていて、かつ高性能および信頼性のある集積回路部品で
の使用のために長期の完全性を有さねばならない。
上記に述べられた引用例では、チタン窒化物は、第１に
チタンが多結晶または単結晶のシリコンにわたってシリ
サイドを形成し、かつそれらは選択的にエッチングされ
ることができるという理由で使用された。これは、同一
チタン層から不利に衝撃を与えるディシリサイド領域の
電位が形成されることなしに、選択されたチタン窒化物
領域の除去を可能にする。しかしながら、局部的相互接
続のために使用されるチタン窒化物の、長期の完全性お
よび後のサーマルサイクルの間の安定性は、信頼性のあ
る集積回路のために望まれるほどよいものではない。
長期の安定性および後のサーマルサイクルの間の安定性
を有する材料から、そのような相互接続を形成するため
に使用できる集積回路のための局６ 部的相互接続を、形成するための方法を提供することが
、望ましいであろう。
集積回路処理の間の局部的相互接続構造を製作するため
の方法を提供することが、この発明の目的である。
不所望の複雑さを集積回路製作方法に導入しないような
方法を提供することが、この発明の別の目的である。
安定していてかつ信頼性のある材料から形成される相互
接続をもたらすような、局部的相互接続を製作するため
の方法を提供することが、この発明のさらに他の目的で
ある。
したがって、この発明に従って、導電性を改良するため
のシリサイド層が、多結晶シリコンの第１層の上に形成
され、続いて多結晶シリコンの第２層が形成される。次
いで、この構造は活性領域にわたるゲート領域を形成す
るためにパターン化される。チップの全表面上に金属け
い化物層が形成され、局部的相互接続を形成するために
パターン化される。第２の金属けい化物層のエッチング
は、第２の多結晶シリコン層によって停止され、それに
よって第１の金属けい化物層を損傷から保護する。
この発明の特徴と信じられる新規の特徴は、前掲の特許
請求の範囲に述べられる。しかしながら、この発明それ
自体のみならず使用の好ましいモードおよびそれについ
てのさらに他の目的および利点は、添付の図面と関連し
て読まれたとき以下の図示された実施例の詳細な記述を
参照することによって最もよく理解されるであろう。
以下に述べられたプロセスステップおよび構造は集積回
路を製造するための完全な方法のフローを形成しない。
この発明は、当該技術分野で現在用いられる集積回路製
作技術に関連して実施することができ、通常実施される
プロセスステップだけがこの発明の理解のために必要で
ある。第１図ないし第４図は、製作の間の集積回路の部
分の断面図を示す。これらの図は、尺度決めするために
描かれてはいないが、その代わりに発明の重要な特徴を
図示するように描かれている。
第１図を参照すると、サブスレート１０は、当該技術分
野において公知のように、集積回路の製作のために準備
される。サブスレート１０は、ゲート酸化物およびゲー
ト電極層の形成のために準備するためのプロセスステッ
プを、前もって受けている。こうして、もしこの発明が
ＣＭＯＳ処理と関連して使用されれば、ＰおよびＮウェ
ルは既に形成されており、必要なしきい値電圧調節注入
が行なわれている。サブスレート１ｏにおける活性領域
は、フィールド酸化物としても知られる比較的厚いサー
マル酸化物１２によって分離される〇薄いゲート酸化物
層１４は、サブスレート１ｏ全体上に成長させられ、次
いで多結晶シリコン層１６が成長させられる。タンタル
ディシリサイド（ＴａＳｉ２）がチップ状にスパッタリ
ングされ、続いて多結晶シリコン層２ｏがスパッタリン
グされる。チップにおいて使用されるプロセス技術に従
って、ゲート酸化物層１４は、典型的には約４００オン
グストロームから５００オングストロームの厚さに、ま
たは１００オングストロームから９ ５００オングストロームの厚さにまでなるであろう。多
結晶シリコン層１６およびＴａＳｉ２層１８は、各々約
２０００オングストロームの厚さであり、多結晶シリコ
ンキャップ層２０は、約５００オングストロームの厚さ
である。
続いて、チップの全表面に、リンドーピングまたは注入
が行なわれる。このリンは、多結晶シリコン層１６およ
び２０の双方にドーピングされ、導電性Ｎ形にする。Ｔ
ａＳｉ，ｉＷ１８は、リン注入に対して透明であり、そ
のため１回の注入ステップが、多結晶シリコン層１６お
よび２０の双方をドーピングするために使用され得る。
第２図を参照すると、次いで活性領域上にゲートを形戒
するために、チップの表面がパターン化され、かつエッ
チングされる。次いで、軽くドーピングされたドレイン
（ＬＤＤ）領域２２，２４，および２６を形成するため
にＮ一およびＰ一注入が行なわれる。ＬＤＤ注入および
焼きなましのあと、ドーピングされていない低温の酸化
物（ＬＴＯ）層２８が、化学的気相成長を使用して、全
チ１０ ップ上に生成される。
第３図を参照すると、ＬＴＯ層２８は、異方性のプラズ
マエッチを使用してエッチングし直され、ゲート側にサ
イドウオールスペーサ３０を結果として生じる。次いで
、当該技術分野において公知のように、重くドーピング
されたソース／ドレイン領域３２、３４、３６がイオン
注入および焼きなましにより形成される。次いでＴａＳ
ｉ２層３８が、チップの表面上にスパッタリングされる
。
この層３８は、局部的相互接続のために使用されるであ
ろうし、かつ好ましくは、約１０００オングストローム
の厚さである。
第４図を参照すると、ＴａＳ　ｉ２層３８がパターン化
され、かつエッチングされて、局部的相互接続ライン４
０および４２を形成する。局部的相互接続４０は、フィ
ールド酸化物１２により分離された２個の分離したソー
ス／ドレイン領域３２および３４を結合する。局部的相
互接続４２は、ソース／ドレイン領域３６を、ゲートに
より結合する。ゲートによるコンタクトは、導電性のシ
リ１１ コンキャップ層２０を介して作られる。
ＴａＳｉ２層がエッチングされているとき、シリコンお
よびシリコン二酸化物にわたってタンタルディシリサイ
ドのために選択的なエッチ液が、使用される。こうして
、ソース／ドレイン領域３２および３４においてみられ
るような裸のシリコンが、パターン化ステップのための
エッチングストップとして働く。また、多結晶のシリコ
ンキャップ層２０は、ゲート上にタンタルディシリサイ
ドを除去するためにエッチングストップとして働く。こ
れは、さもなければ層３８の不要部分を除去するために
用いられるエッチングステップの間に損傷されるであろ
うＴａＳｉｚ層１８を、保護する。
第４図に示された点から、処理は通常の態様で継続する
。典型的には、チップ上に酸化物層が生成され、活性領
域およびゲートならびに局部的相互接続領域への開口コ
ンタクトが続く。チップの残余の処理は、標準の産業界
の実務に従って生ずる。
１２ 以上に述べられたプロセスは、ＴａＳｉ２のような安定
した材料から局部的相互接続を形成するための方法を提
供する。多結晶キャップ層２０は、局部的相互接続パタ
ーン化ステップの間に、ゲートにおけるシリサイド層が
、損傷されることから保護する。二層の多結晶シリコン
をドーピングするために、ただ１個のゲートポリドーピ
ングステップのみが必要とされる、なぜならば、ＴａＳ
ｉ２層は、リン注入に対して透明であるからである。
ＴａＳｉ２の代わりに、プロセスを変更することなしに
、耐熱金属または他の金属シリサイドを使用することが
できる。ゲートシリサイド層の上で便利に選択的にエッ
チングすることのできない材料が局部的相互接続のため
に使用されるときはいつでも、導電性多結晶キャップ層
２０がそのようなゲートシリサイド層を保護する。多結
晶シリコンキャップ層２０の代わりに、局部的相互接続
材料上に選択的エッチ能力を与えるその他の材料を使用
することができる。
好ましい実施例に関連してこの発明が特定的に１３ 示されれかつ述べられたが、形状および詳細においての
様々な変更が、この発明の精神と範囲から逸脱すること
なく行なわれてもよいことは当該業者には理解されるで
あろう。
【図面の簡単な説明】
第１図ないし第４図は、この発明に従った半導体集積回
路製作方法のステップを図示する。 図において、１０はサブスレート、１２はサーマル酸化
物、１４はゲート酸化物層、１６は多結晶シリコン層、
２０は多結晶シリコン層２２、２４、および２６は、軽
くドーピングされたドレイン（ＬＤＤ）領域、２８はド
ーピングされていない低温の酸化物（ＬＴＯ）層、３０
はサイドウオールスペーサ、３２、３４、および３６は
重くドーピングされたソース／ドレイン領域、３８はＴ
ａＳ　ｉｚ層、４０および４２は局部的相互接続ライン
である。

Claims (13)

    【特許請求の範囲】
  1. （１）ゲート酸化物層上にゲート多結晶シリコン層を形
    成するステップと、 ゲート多結晶シリコン層上に金属を含む第１の導電性層
    を形成するステップと、 金属を含む第１の導電性層上に保護キャップ層を形成す
    るステップと、 活性領域上にゲートを形成するようにゲート酸化物、ゲ
    ート多結晶シリコン、金属を含む第１の導電性層および
    保護キャップ層をパターン化するステップと、 ゲート上にサイドウォール絶縁領域を形成するステップ
    と、 集積回路上に金属を含む第２の導電性層を形成するステ
    ップと、 局部的相互接続を形成するように金属を含む第２の導電
    性層をパターン化するステップとを含み、保護キャップ
    層はそのようなパターン化ステップの間第１の導電性層
    を損傷から保護する、集積回路に局部的相互接続を形成
    する方法。
  2. （２）金属を含む第１および第２の導電性層は同一の導
    電性材料から形成される、請求項１に記載の方法。
  3. （３）導電性材料は耐熱金属である、請求項２に記載の
    方法。
  4. （４）導電性材料は耐熱金属シリサイドである、請求項
    ２に記載の方法。
  5. （５）耐熱金属シリサイドはタンタルディシリサイドで
    ある、請求項４に記載の方法。
  6. （６）保護キャップ層は多結晶シリコンから形成される
    、請求項１に記載の方法。
  7. （７）前記保護キャップ層がステップを形成した後でゲ
    ート多結晶シリコン層および保護キャップ層に、それら
    の導電性を改良するために不純物を導入するステップを
    さらに含む、請求項６に記載の方法。
  8. （８）不純物は１個の注入ステップにより導入される、
    請求項７に記載の方法。
  9. （９）導入された不純物はリンを含む、請求項７に記載
    の方法。
  10. （１０）活性領域を有するサブスレートと、ゲート絶縁
    物、多結晶シリコン、金属シリサイド、および保護キャ
    ップの積重ね層を有する活性領域上のゲート電極と、 活性領域に接触する局部的相互接続とを含み、前記局部
    的相互接続は前記ゲートにおける金属シリサイドと同一
    速度でエッチングする材料から形成される、集積回路ト
    ランジスタ構造。
  11. （１１）前記局部的相互接続およびゲート金属シリサイ
    ドは同一材料から形成される、請求項１０に記載の構造
    。
  12. （１２）そのような同一材料はタンタルディシリサイド
    を含む、請求項１１に記載の構造。
  13. （１３）保護キャップ層は多結晶シリコンを含む、請求
    項１０に記載の構造。
JP2143244A 1989-05-31 1990-05-30 集積回路に局部的相互接続を形成するための方法と集積回路トランジスタ構造 Expired - Lifetime JP2628399B2 (ja)

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