JPH04142036A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04142036A JPH04142036A JP2264874A JP26487490A JPH04142036A JP H04142036 A JPH04142036 A JP H04142036A JP 2264874 A JP2264874 A JP 2264874A JP 26487490 A JP26487490 A JP 26487490A JP H04142036 A JPH04142036 A JP H04142036A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- metal silicide
- silicon film
- forming
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、特にトランジ
スタや配線層、コンタクトホールを形成する際に、金属
シリサイドを用いた製造方法に関する。
スタや配線層、コンタクトホールを形成する際に、金属
シリサイドを用いた製造方法に関する。
（従来の技術）
近年、トランジスタ、配線層及びコンタクトホールの形
成に金属シリサイドを使用し、抵抗を大幅に低減して動
作速度を高速化することが行われている。従来の製造方
法について、工程別に素子の縦断面を示した第３図を用
いて説明する。
成に金属シリサイドを使用し、抵抗を大幅に低減して動
作速度を高速化することが行われている。従来の製造方
法について、工程別に素子の縦断面を示した第３図を用
いて説明する。
ｐ型半導体基板１の表面において、ＭＯＳ型トランジス
タを形成する領域■や半導体基板１とのコンタクトをと
る領域■との間、あるいは配線領域Ｉに素子分離用のフ
ィールド酸化膜２が形成され、その後全体に酸化膜が形
成される。この酸化膜は、基板とのコンタクト領域■の
部分がウェットエツチングにより除去されて、ＭＯ３型
トランジスタ形成領域■の表面にゲート酸化膜３として
残る。表面全体に多結晶シリコン膜４と金属シリサイド
膜５が順に形成され、その表面にレジストが塗布されて
、パターニングされたレジスト膜６ａ、６ｂ及び６Ｃが
形成される（第３図（ａ））。
タを形成する領域■や半導体基板１とのコンタクトをと
る領域■との間、あるいは配線領域Ｉに素子分離用のフ
ィールド酸化膜２が形成され、その後全体に酸化膜が形
成される。この酸化膜は、基板とのコンタクト領域■の
部分がウェットエツチングにより除去されて、ＭＯ３型
トランジスタ形成領域■の表面にゲート酸化膜３として
残る。表面全体に多結晶シリコン膜４と金属シリサイド
膜５が順に形成され、その表面にレジストが塗布されて
、パターニングされたレジスト膜６ａ、６ｂ及び６Ｃが
形成される（第３図（ａ））。
このレジスト膜６ａ、６ｂ及び６Ｃをマスクとしてエツ
チングが行われ、第３図（ｂ）に示されるように多結晶
シリコン膜４と金属シリサイド膜５とがパターニングさ
れる。これにより、配線領域１．ＭＯ８型トランジスタ
領域■及び基板とのコンタクト領域■に、それぞれ多結
晶シリコン膜４ａ、４ｂ及び４Ｃと金属シリサイド膜５
ａ５ｂ及び５ｃがそれぞれ形成される。
チングが行われ、第３図（ｂ）に示されるように多結晶
シリコン膜４と金属シリサイド膜５とがパターニングさ
れる。これにより、配線領域１．ＭＯ８型トランジスタ
領域■及び基板とのコンタクト領域■に、それぞれ多結
晶シリコン膜４ａ、４ｂ及び４Ｃと金属シリサイド膜５
ａ５ｂ及び５ｃがそれぞれ形成される。
このようにして得られた多結晶シリコン膜４ａ。
４ｂ及び４Ｃと、金属シリサイド膜５ａ、５ｂ及び５ｃ
を覆うように、酸化膜７が形成される（第３図（Ｃ））
。この後、図示されていないが、配線層やＭＯＳトラン
ジスタ、コンタクトホールが形成される。
を覆うように、酸化膜７が形成される（第３図（Ｃ））
。この後、図示されていないが、配線層やＭＯＳトラン
ジスタ、コンタクトホールが形成される。
（発明が解決しようとする課題）
しかし酸化膜７が形成される際に、多結晶シリコン膜４
ａ、４ｂ及び４ｃと、金属シリサイド膜５ａ、５ｂ及び
５ｃとの界面が酸化雰囲気中にさらされて、バースビー
ク８が発生していた。このようなバースビーク８が出来
ると、多結晶シリコン膜と金属シリサイド膜とが剥離し
て、製造歩留りの低下や信頼性の低下を招くことになる
。
ａ、４ｂ及び４ｃと、金属シリサイド膜５ａ、５ｂ及び
５ｃとの界面が酸化雰囲気中にさらされて、バースビー
ク８が発生していた。このようなバースビーク８が出来
ると、多結晶シリコン膜と金属シリサイド膜とが剥離し
て、製造歩留りの低下や信頼性の低下を招くことになる
。
本発明は上記事情に鑑みてなされたものであり、バース
ビークの発生を防止し、製造歩留り及び信頼性の向上を
達成し得る半導体装置の製造方法を提供することを目的
とする。
ビークの発生を防止し、製造歩留り及び信頼性の向上を
達成し得る半導体装置の製造方法を提供することを目的
とする。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板の表面上
に、選択的に酸化膜を形成する工程と、表面全体に第１
の多結晶シリコン膜を形成しその表面上に金属シリサイ
ド膜を形成する工程と、写真蝕刻法を用いて第１の多結
晶シリコン膜及び金属シリサイド膜のうち所望の領域を
残すようにパターニングする工程と、表面全体に多結晶
シリコンを堆積しパターニングされた第１の多結晶シリ
コン膜と金属シリサイド膜とを第２の多結晶シリコン膜
で覆う工程と、第２の多結晶シリコン膜により第１の多
結晶シリコン膜と金属シリサイド膜の境界部分か酸化雰
囲気中にさらされない状態で酸化を行い、表面に酸化膜
を形成する工程とを備え、たことを特徴としている。
に、選択的に酸化膜を形成する工程と、表面全体に第１
の多結晶シリコン膜を形成しその表面上に金属シリサイ
ド膜を形成する工程と、写真蝕刻法を用いて第１の多結
晶シリコン膜及び金属シリサイド膜のうち所望の領域を
残すようにパターニングする工程と、表面全体に多結晶
シリコンを堆積しパターニングされた第１の多結晶シリ
コン膜と金属シリサイド膜とを第２の多結晶シリコン膜
で覆う工程と、第２の多結晶シリコン膜により第１の多
結晶シリコン膜と金属シリサイド膜の境界部分か酸化雰
囲気中にさらされない状態で酸化を行い、表面に酸化膜
を形成する工程とを備え、たことを特徴としている。
ここで、第２の多結晶シリコン膜を形成した後、その膜
厚分を異法性エッチングにより除去し、第１の多結晶シ
リコン膜と前記金属シリサイド膜の側面に残して側壁を
形成する工程と、側壁により第１の多結晶シリコン膜と
金属シリサイド膜の境界部分が酸化雰囲気中にさらされ
ない状態で酸化を行い、表面に酸化膜を形成する工程と
を備えてもよい。
厚分を異法性エッチングにより除去し、第１の多結晶シ
リコン膜と前記金属シリサイド膜の側面に残して側壁を
形成する工程と、側壁により第１の多結晶シリコン膜と
金属シリサイド膜の境界部分が酸化雰囲気中にさらされ
ない状態で酸化を行い、表面に酸化膜を形成する工程と
を備えてもよい。
（作 用）
第１の多結晶シリコン膜と金属シリサイド膜とを形成し
てパターニングした後、その表面上に直接酸化膜を形成
すると、第１の多結晶シリコン膜と金属シリサイド膜と
の境界部分が酸化雰囲気中にさらされてバースビークが
発生し界面に剥離か起こるが、この境界部分を第２の多
結晶シリコン膜で覆い、酸化雰囲気中にさらされない状
態で酸化膜を形成することにより、このような事態が回
避される。
てパターニングした後、その表面上に直接酸化膜を形成
すると、第１の多結晶シリコン膜と金属シリサイド膜と
の境界部分が酸化雰囲気中にさらされてバースビークが
発生し界面に剥離か起こるが、この境界部分を第２の多
結晶シリコン膜で覆い、酸化雰囲気中にさらされない状
態で酸化膜を形成することにより、このような事態が回
避される。
ここで、第２の多結晶シリコン膜を形成した後、第１の
多結晶シリコン膜と前記金属シリサイド膜の側面に残し
て他の部分を除去してもよく、この場合にも側壁により
境界部分が覆われて酸化雰囲気中にさらされないため、
バースビークの発生か防止される。さらにこの場合には
、側壁以外の第２の多結晶シリコン膜が除去された後酸
化膜が形成されるため、酸化膜の膜厚を高精度で制御す
ることができ、例えば不純物イオンを注入する際の注入
深さのばらつきを小さく抑えることができる。
多結晶シリコン膜と前記金属シリサイド膜の側面に残し
て他の部分を除去してもよく、この場合にも側壁により
境界部分が覆われて酸化雰囲気中にさらされないため、
バースビークの発生か防止される。さらにこの場合には
、側壁以外の第２の多結晶シリコン膜が除去された後酸
化膜が形成されるため、酸化膜の膜厚を高精度で制御す
ることができ、例えば不純物イオンを注入する際の注入
深さのばらつきを小さく抑えることができる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体装置の製造方法を
工程別に示す。例えばｐ型の半導体基板１１の表面に、
フィールド酸化膜１２か形成されて素子分離が行われる
。そして熱酸化法により、約９００℃の酸化雰囲気中で
酸化膜１３が２００人の膜厚で全体に形成される。この
酸化膜のうち、基板とのコンタクト領域■上に形成され
ている部分がウェットエツチングによって除去され、Ｍ
Ｏ５型トランジスタ形成領域Ｈにゲート酸化膜１３か形
成される。その後、表面全体に多結晶シリコンがＣＶＤ
法により２０００人の厚さに堆積されて、多結晶シリコ
ン膜１４が形成される。
る。第１図に、本実施例による半導体装置の製造方法を
工程別に示す。例えばｐ型の半導体基板１１の表面に、
フィールド酸化膜１２か形成されて素子分離が行われる
。そして熱酸化法により、約９００℃の酸化雰囲気中で
酸化膜１３が２００人の膜厚で全体に形成される。この
酸化膜のうち、基板とのコンタクト領域■上に形成され
ている部分がウェットエツチングによって除去され、Ｍ
Ｏ５型トランジスタ形成領域Ｈにゲート酸化膜１３か形
成される。その後、表面全体に多結晶シリコンがＣＶＤ
法により２０００人の厚さに堆積されて、多結晶シリコ
ン膜１４が形成される。
さらにその表面全体に、金属シリサイドがスノく・ツタ
リングにより２００ＯＡの膜厚に堆積されて、金属シリ
サイド膜１５か形成される。写真蝕刻法により、レジス
トが全体に塗布された後ノ＜ターニングされて、レジス
ト膜１６ａ、１６ｂ及び１６ｃが形成される（第１図（
ａ））。
リングにより２００ＯＡの膜厚に堆積されて、金属シリ
サイド膜１５か形成される。写真蝕刻法により、レジス
トが全体に塗布された後ノ＜ターニングされて、レジス
ト膜１６ａ、１６ｂ及び１６ｃが形成される（第１図（
ａ））。
二のレジスト膜１６ａ、１６ｂ及び１６ｃをマスクとし
て、反応イオンエツチングにより多結晶ンリコン膜１４
と金属シリサイド膜１５がパターニングされて、それぞ
れの領域！、ＩＩ及び■に、多結晶シリコン膜１４ａ、
１４ｂ及び１４Ｃと、金属シリサイド膜１５ａ、１５ｂ
及び１５Ｃが形成される。この後従来の場合と異なり、
表面全体に多結晶シリコン膜１７が形成される（第１図
（ｂ））。この多結晶シリコン膜１７は、ＣＶＤ法によ
り、約５００人の膜厚となるように形成される。
て、反応イオンエツチングにより多結晶ンリコン膜１４
と金属シリサイド膜１５がパターニングされて、それぞ
れの領域！、ＩＩ及び■に、多結晶シリコン膜１４ａ、
１４ｂ及び１４Ｃと、金属シリサイド膜１５ａ、１５ｂ
及び１５Ｃが形成される。この後従来の場合と異なり、
表面全体に多結晶シリコン膜１７が形成される（第１図
（ｂ））。この多結晶シリコン膜１７は、ＣＶＤ法によ
り、約５００人の膜厚となるように形成される。
多結晶シリコン膜１７に対し、熱酸化法により約９００
℃の酸化雰囲気中で酸化が行われ、約１０００人の厚さ
の酸化膜１８が形成される（第１図（Ｃ））。この後そ
れぞれの領域Ｉ、領領域及び■において、配線層やＭＯ
Ｓｌ−ランジスタ、基板とのコンタクトが形成される。
℃の酸化雰囲気中で酸化が行われ、約１０００人の厚さ
の酸化膜１８が形成される（第１図（Ｃ））。この後そ
れぞれの領域Ｉ、領領域及び■において、配線層やＭＯ
Ｓｌ−ランジスタ、基板とのコンタクトが形成される。
このように本実施例では、多結晶シリコン膜１４ａ、１
４ｂ及び１４ｃと、金属シリサイド膜１５ａ、１５ｂ及
び１５ｃが形成された段階で、多結晶シリコン膜１７で
全体が覆われた後、酸化が行われて酸化膜１８か形成さ
れる。このため、多結晶シリコン膜と金属シリサイド膜
との界面か多結晶シリコン膜１７で保護された状態で酸
化か行われ、酸化雰囲気中にさらされず、バースビーク
の発生が防止される。これにより、金属シリサイド膜の
剥離が防止されて、製造歩留り及び信頼性の向上が達成
される。
４ｂ及び１４ｃと、金属シリサイド膜１５ａ、１５ｂ及
び１５ｃが形成された段階で、多結晶シリコン膜１７で
全体が覆われた後、酸化が行われて酸化膜１８か形成さ
れる。このため、多結晶シリコン膜と金属シリサイド膜
との界面か多結晶シリコン膜１７で保護された状態で酸
化か行われ、酸化雰囲気中にさらされず、バースビーク
の発生が防止される。これにより、金属シリサイド膜の
剥離が防止されて、製造歩留り及び信頼性の向上が達成
される。
次に、本発明の他の実施例による半導体装置の製造方法
について説明する。上述した実施例と同様に、多結晶シ
リコン膜１４ａ、１４ｂ及び１４ｃと金属シリサイド膜
１５ａ、１５ｂ及び１５ｃとが形成されて、その表面全
体に多結晶シリコン膜１７が形成される（第２図（ａ）
）。
について説明する。上述した実施例と同様に、多結晶シ
リコン膜１４ａ、１４ｂ及び１４ｃと金属シリサイド膜
１５ａ、１５ｂ及び１５ｃとが形成されて、その表面全
体に多結晶シリコン膜１７が形成される（第２図（ａ）
）。
この後、多結晶シリコン膜１７に膜厚針たけ異方性エツ
チングか行われ、多結晶シリコン膜１４ａ、１４ｂ及び
１４ｃと、金属シリサイド膜１５ａ １５ｂ及び１５
ｃの側壁の部分１７ａ。
チングか行われ、多結晶シリコン膜１４ａ、１４ｂ及び
１４ｃと、金属シリサイド膜１５ａ １５ｂ及び１５
ｃの側壁の部分１７ａ。
１７ｂ及び１７ｃのみを残して、他の部分は除去される
（第２図（ｂ））。
（第２図（ｂ））。
熱酸化法により約９００℃の酸化雰囲気中で酸化か行わ
れ、約１０００Ａの厚さの酸化膜１８か形成される（第
２図（Ｃ））。そして、それぞれの領域Ｉ、領領域及び
■に配線層、ＭＯＳトランジスタ及び基板とのコンタク
トが形成される。
れ、約１０００Ａの厚さの酸化膜１８か形成される（第
２図（Ｃ））。そして、それぞれの領域Ｉ、領領域及び
■に配線層、ＭＯＳトランジスタ及び基板とのコンタク
トが形成される。
この実施例においても同様に、多結晶シリコン膜１４ａ
、１４ｂ及び１４ｃと金属シリサイド膜１５ａ、１５ｂ
及び１５ｃとの界面が、それぞれ多結晶シリコン膜１７
ａ、１７ｂ及び１７ｃで保護された状態で酸化膜１８の
形成か行われ、酸化雰囲気中にさらされずバースビーク
の発生が防止される。
、１４ｂ及び１４ｃと金属シリサイド膜１５ａ、１５ｂ
及び１５ｃとの界面が、それぞれ多結晶シリコン膜１７
ａ、１７ｂ及び１７ｃで保護された状態で酸化膜１８の
形成か行われ、酸化雰囲気中にさらされずバースビーク
の発生が防止される。
さらにこの実施例では、多結晶シリコン膜１７（第２図
（ａ））のうち、側壁１７ａ、１７ｂ及び１７ｃ以外の
部分は除去される。このため第２図（ｂ）に示されたよ
うに、ＭＯＳトランジスタ形成領域■におけるソース、
ドレイン領域■、■の表面上の多結晶シリコン膜も除去
される。この状態から、新たに酸化膜１８を形成するた
め（第２図（ｃ）） 、酸化膜１８の膜厚を精度高く制
御することかできる。これにより、ソース、ドレイン領
域■、■に不純物イオンを注入する際の注入深さの制御
か容易で、特性の向上及びばらつきの抑制か可能である
。
（ａ））のうち、側壁１７ａ、１７ｂ及び１７ｃ以外の
部分は除去される。このため第２図（ｂ）に示されたよ
うに、ＭＯＳトランジスタ形成領域■におけるソース、
ドレイン領域■、■の表面上の多結晶シリコン膜も除去
される。この状態から、新たに酸化膜１８を形成するた
め（第２図（ｃ）） 、酸化膜１８の膜厚を精度高く制
御することかできる。これにより、ソース、ドレイン領
域■、■に不純物イオンを注入する際の注入深さの制御
か容易で、特性の向上及びばらつきの抑制か可能である
。
上述した実施例はいずれも一例であって、本発明を限定
するものではない。例えば、形成すべき素子の種類には
限定されず、金属シリサイドを用いる装置を製造する場
合には適用が可能である。
するものではない。例えば、形成すべき素子の種類には
限定されず、金属シリサイドを用いる装置を製造する場
合には適用が可能である。
以上説明したように本発明の半導体装置の製造方法によ
れば、第１の多結晶シリコン膜と金属シリサイド膜の境
界部分を第２の多結晶シリコン膜で覆った状態で酸化膜
を形成するため、境界部分が酸化雰囲気中にさらされず
、バースビークの発生が防止されて界面に剥離が生じな
いため、歩留りを向上させ信頼性を高めることが可能で
ある。
れば、第１の多結晶シリコン膜と金属シリサイド膜の境
界部分を第２の多結晶シリコン膜で覆った状態で酸化膜
を形成するため、境界部分が酸化雰囲気中にさらされず
、バースビークの発生が防止されて界面に剥離が生じな
いため、歩留りを向上させ信頼性を高めることが可能で
ある。
第１図は本発明の一実施例による半導体装置の製造方法
を示した工程別素子断面図、第２図は本発明の他の実施
例による半導体装置の製造方法を示した工程別素子断面
図、第３図は従来の半導体装置の製造方法を示した工程
別素子断面図である。 １．１１・半導体基数、２，１２・・・フィールド酸化
膜、３．１３・・ケート酸化膜、４．４ａ。 ４ｂ ４ｃ、１４ １４ａ １４ｂ １４ｃ１７
．１７ａ、１７ｂ、１７ｃｍ・・多結晶シリコン膜、５
． ５ａ、 ５ｂ、 ５ｃ、 １５． １５ａ１５
ｂ、１５ｃ・・・金属シリサイド膜、１６ａ１６ｂ、１
６Ｃ・・レジスト膜、７，１８・・・酸化膜８ ・バー
スビーク。
を示した工程別素子断面図、第２図は本発明の他の実施
例による半導体装置の製造方法を示した工程別素子断面
図、第３図は従来の半導体装置の製造方法を示した工程
別素子断面図である。 １．１１・半導体基数、２，１２・・・フィールド酸化
膜、３．１３・・ケート酸化膜、４．４ａ。 ４ｂ ４ｃ、１４ １４ａ １４ｂ １４ｃ１７
．１７ａ、１７ｂ、１７ｃｍ・・多結晶シリコン膜、５
． ５ａ、 ５ｂ、 ５ｃ、 １５． １５ａ１５
ｂ、１５ｃ・・・金属シリサイド膜、１６ａ１６ｂ、１
６Ｃ・・レジスト膜、７，１８・・・酸化膜８ ・バー
スビーク。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面上に、選択的に酸化膜を形成する
工程と、 表面全体に第１の多結晶シリコン膜を形成し、その表面
上に金属シリサイド膜を形成する工程と、写真蝕刻法を
用いて、前記第１の多結晶シリコン膜及び前記金属シリ
サイド膜のうち所望の領域を残すようにパターニングす
る工程と、 表面全体に多結晶シリコンを堆積し、パターニングされ
た前記第１の多結晶シリコン膜と前記金属シリサイド膜
とを第２の多結晶シリコン膜で覆う工程と、 前記第２の多結晶シリコン膜により、前記第１の多結晶
シリコン膜と前記金属シリサイド膜の境界部分が酸化雰
囲気中にさらされない状態で酸化を行い、表面に酸化膜
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 ２、半導体基板の表面上に、選択的に酸化膜を形成する
工程と、 表面全体に第１の多結晶シリコン膜を形成し、その表面
上に金属シリサイド膜を形成する工程と、写真蝕刻法を
用いて、前記第１の多結晶シリコン膜及び前記金属シリ
サイド膜のうち所望の領域を残すようにパターニングす
る工程と、 表面全体に多結晶シリコンを堆積し、パターニングされ
た前記第１の多結晶シリコン膜と前記金属シリサイド膜
とを第２の多結晶シリコン膜で覆う工程と、 前記第２の多結晶シリコン膜のうち、その膜厚分を異法
性エッチングにより除去し、前記第１の多結晶シリコン
膜と前記金属シリサイド膜の側面に残して側壁を形成す
る工程と、前記側壁により前記第１の多結晶シリコン膜
と前記金属シリサイド膜の境界部分が酸化雰囲気中にさ
らされない状態で酸化を行い、表面に酸化膜を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264874A JPH04142036A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
| KR1019910017052A KR950011562B1 (ko) | 1990-10-02 | 1991-09-30 | 반도체장치의 제조방법 |
| US07/769,785 US5238873A (en) | 1990-10-02 | 1991-10-02 | Method for manufacturing semiconductor device having a metallic silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264874A JPH04142036A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142036A true JPH04142036A (ja) | 1992-05-15 |
Family
ID=17409426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264874A Pending JPH04142036A (ja) | 1990-10-02 | 1990-10-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5238873A (ja) |
| JP (1) | JPH04142036A (ja) |
| KR (1) | KR950011562B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2711275B1 (fr) * | 1993-10-15 | 1996-10-31 | Intel Corp | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. |
| DE19712540C1 (de) * | 1997-03-25 | 1998-08-13 | Siemens Ag | Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall |
| JP2007184449A (ja) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816425A (en) * | 1981-11-19 | 1989-03-28 | Texas Instruments Incorporated | Polycide process for integrated circuits |
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-
1990
- 1990-10-02 JP JP2264874A patent/JPH04142036A/ja active Pending
-
1991
- 1991-09-30 KR KR1019910017052A patent/KR950011562B1/ko not_active Expired - Fee Related
- 1991-10-02 US US07/769,785 patent/US5238873A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR950011562B1 (ko) | 1995-10-06 |
| US5238873A (en) | 1993-08-24 |
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