JPH0322483A - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
- Publication number
- JPH0322483A JPH0322483A JP15753789A JP15753789A JPH0322483A JP H0322483 A JPH0322483 A JP H0322483A JP 15753789 A JP15753789 A JP 15753789A JP 15753789 A JP15753789 A JP 15753789A JP H0322483 A JPH0322483 A JP H0322483A
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- Japan
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- film
- gate
- voltage
- ferroelectric
- semiconductor layer
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
液晶駆動用薄膜トランジスタの構造に関し、闇値電圧を
正の電圧とすることができる薄膜トランジスタの新規な
構造を提供することを目的とし、 ゲート電極と動作半導体層との間に介在するゲート絶縁
膜を、強誘電体膜を含む絶縁膜とした構或とする。
正の電圧とすることができる薄膜トランジスタの新規な
構造を提供することを目的とし、 ゲート電極と動作半導体層との間に介在するゲート絶縁
膜を、強誘電体膜を含む絶縁膜とした構或とする。
本発明は、液晶駆動用薄膜トランジスタ（ＴＰＴ）の構
造に関する。
造に関する。
ＴＰＴ駆動液晶ディスプレイは、大容量で鮮明なフルカ
ラー表示が行なえることから、ＯＡ端末などのフラット
ディスプレイとして現在盛んに開発が行なわれている。
ラー表示が行なえることから、ＯＡ端末などのフラット
ディスプレイとして現在盛んに開発が行なわれている。
ＴＰＴ駆動の液晶表示装置では、各画素ごとにＴＰＴを
配設することを要するため、製造工程が複雑となり、そ
の結果、製造歩留りやスループットが低くなるなどの問
題があった。
配設することを要するため、製造工程が複雑となり、そ
の結果、製造歩留りやスループットが低くなるなどの問
題があった。
この問題を解決するために、ＴＰＴをマトリクス状に配
列するＴＰＴ基板上で、バスラインのクロスオーバーを
原理的に皆無としたゲート接続方式対向マトリクス型の
薄膜トランジスタマトリクスを、本発明者らは特願昭６
１−２１２６９６号．特願昭６１−２１２６９７号その
他で提案した。
列するＴＰＴ基板上で、バスラインのクロスオーバーを
原理的に皆無としたゲート接続方式対向マトリクス型の
薄膜トランジスタマトリクスを、本発明者らは特願昭６
１−２１２６９６号．特願昭６１−２１２６９７号その
他で提案した。
第７図は上記ゲート接続方式の薄膜トランジスタマトリ
クスの等価回路図であって、図示したよう、薄膜トラン
ジスタＴ＋ ，Ｔ２は、ゲートがそれぞれスキャンハス
ラインＳｎ，Ｓｎ＋１に接続され、ドレインはスキャン
バスラインＳ ｎ＋１， Ｓ ｎ＋２に接続されている
。
クスの等価回路図であって、図示したよう、薄膜トラン
ジスタＴ＋ ，Ｔ２は、ゲートがそれぞれスキャンハス
ラインＳｎ，Ｓｎ＋１に接続され、ドレインはスキャン
バスラインＳ ｎ＋１， Ｓ ｎ＋２に接続されている
。
従ってこの方式では、データを保持する非選択期間には
、非選択スキャンバスラインの電位がすべて同電位とな
るため、非選択スキャンバスライン上の薄膜トランジス
タはすべて、ゲート電圧■６とドレイン電圧■ゎが同じ
電圧となる。そのためＴＰＴ特性として、ゲートバイア
スが０の状態で、オフ電流値が充分低くなることが必要
となる。
、非選択スキャンバスラインの電位がすべて同電位とな
るため、非選択スキャンバスライン上の薄膜トランジス
タはすべて、ゲート電圧■６とドレイン電圧■ゎが同じ
電圧となる。そのためＴＰＴ特性として、ゲートバイア
スが０の状態で、オフ電流値が充分低くなることが必要
となる。
なお、同図のＬＣは液晶セル、ＶＳはソース電圧、Ｄｍ
，Ｄｍ＋１はデータバスラインである。
，Ｄｍ＋１はデータバスラインである。
実際の薄膜トランジスタマトリクスで、上記要請を実現
するのは必ずしも容易とは言いがたい。
するのは必ずしも容易とは言いがたい。
そこで、薄膜トランジスタマトリクスの闇値電圧を、目
的に応じて正または負方向にシフトし得ることが望まし
い。
的に応じて正または負方向にシフトし得ることが望まし
い。
本発明は上記要請に鑑み、闇値電圧を正の電圧とするこ
とができる薄膜トランジスタの新規な構造を提供するこ
とを目的とする。
とができる薄膜トランジスタの新規な構造を提供するこ
とを目的とする。
本発明は第１図に示すように、薄膜トランジスタのゲー
ト絶縁膜２を、強誘電体膜を含む膜とした。
ト絶縁膜２を、強誘電体膜を含む膜とした。
例えば、動作半導体層５を水素化アモルファスシリコン
（ａ −Ｓ ｉ ： Ｈ）膜とした場合、ゲート絶縁膜
２をＳｉＮ（窒化シリコン）膜と強誘電体膜との二層膜
とし、動作半導体層５との界面特性の良好なＳｉＮ（窒
化シリコン）膜を動作半導体３ ４ 層５側に、強誘電体膜をゲート電極１に接する側に配設
する。
（ａ −Ｓ ｉ ： Ｈ）膜とした場合、ゲート絶縁膜
２をＳｉＮ（窒化シリコン）膜と強誘電体膜との二層膜
とし、動作半導体層５との界面特性の良好なＳｉＮ（窒
化シリコン）膜を動作半導体３ ４ 層５側に、強誘電体膜をゲート電極１に接する側に配設
する。
動作半導体層５は上述のように一方の主面はゲート絶縁
膜２に接し、他方の主面にはｎ” ａ−Ｓｉ層のような
コンタクト層６と金属膜７が積層されて、ソース電極Ｓ
およびドレイン電極Ｄが形威されている点は、従来と何
ら変わりはない。
膜２に接し、他方の主面にはｎ” ａ−Ｓｉ層のような
コンタクト層６と金属膜７が積層されて、ソース電極Ｓ
およびドレイン電極Ｄが形威されている点は、従来と何
ら変わりはない。
第２図は強誘電体の周知のメモリー作用を示す図であっ
て、横軸は外部から印加される電界、縦軸は自発分極Ｐ
である。すなわち、外部から印加される電圧が０の時、
強誘電体は２つの状態Ｐ。″″とＰ０−をとることがで
き、どちらの状態をとるかは、その前に印加される電界
の履歴によることになる。負の臨界電圧Ｅｃ一以下の電
圧を印加した後電圧を上昇した場合には経路Ａを、正の
臨界電圧Ｅｃ”を印加した後電圧を下降させた場合には
、経路Ｂを通り、ヒステリシスを描く。
て、横軸は外部から印加される電界、縦軸は自発分極Ｐ
である。すなわち、外部から印加される電圧が０の時、
強誘電体は２つの状態Ｐ。″″とＰ０−をとることがで
き、どちらの状態をとるかは、その前に印加される電界
の履歴によることになる。負の臨界電圧Ｅｃ一以下の電
圧を印加した後電圧を上昇した場合には経路Ａを、正の
臨界電圧Ｅｃ”を印加した後電圧を下降させた場合には
、経路Ｂを通り、ヒステリシスを描く。
本発明はこれを利用したものであって、ＴＰＴ駆動のた
めにゲートに印加される基本的な電圧波形を、第３図に
示すように、データを保持する非選択期間の直前に、Ｅ
ｃ一以上に相当する負の電圧を印加しておき、非選択期
間中強誘電体の状態がＰ．−となるようにする。
めにゲートに印加される基本的な電圧波形を、第３図に
示すように、データを保持する非選択期間の直前に、Ｅ
ｃ一以上に相当する負の電圧を印加しておき、非選択期
間中強誘電体の状態がＰ．−となるようにする。
このように駆動した時の本発明の動作原理を、第４図に
より説明する。
より説明する。
即ち、ａ ｉｖｆ＝Ｑの関係より、動作半導体層５内部
には、ゲート絶縁膜２に向かう電界ができる。そのため
同図（ａ）に示すような自発分極Ｐ１が形威され、電子
に対するエネルギバンドは、（＋））に示すように上側
に曲がる空乏状態、即ち通常のＴＰＴ構造で負のゲート
電圧が印加されたのと等価な状態となる。
には、ゲート絶縁膜２に向かう電界ができる。そのため
同図（ａ）に示すような自発分極Ｐ１が形威され、電子
に対するエネルギバンドは、（＋））に示すように上側
に曲がる空乏状態、即ち通常のＴＰＴ構造で負のゲート
電圧が印加されたのと等価な状態となる。
一方データを書き込むアドレス期間には、Ｅｃ以上に相
当する正の電圧がゲートに印加され、電界の向きが反対
となって、い）に示すように強誘電体膜はＰ。′″の状
態になるので、エネルギバンドは（ｄ）に示す如く、上
記とは逆の蓄積状態となり、ＴＰＴはオン動作となる。
当する正の電圧がゲートに印加され、電界の向きが反対
となって、い）に示すように強誘電体膜はＰ。′″の状
態になるので、エネルギバンドは（ｄ）に示す如く、上
記とは逆の蓄積状態となり、ＴＰＴはオン動作となる。
５
６
このように本発明によれば、強誘電体のメモリ作用によ
り、ゲートバイアスーＯの時でも、通常のＴＰＴで負の
ゲート電圧を印加するのと等価なＴＰＴのチャネル状態
が実現でき、データの保持に必要な充分低いオフ電流を
実現できる。
り、ゲートバイアスーＯの時でも、通常のＴＰＴで負の
ゲート電圧を印加するのと等価なＴＰＴのチャネル状態
が実現でき、データの保持に必要な充分低いオフ電流を
実現できる。
本発明の一実施例を第５図により説明する。
ガラス基板１１上に、ゲート電極１となるＴｉ膜を約８
０ｎｍの厚さにスパッタリング法により形或する。次に
強誘電体膜としてのＰ ｂ Ｔ ｉ Ｏ ３膜３を、約
５ ０ ０ ｎｍの厚さに真空蒸着法により形威する。
０ｎｍの厚さにスパッタリング法により形或する。次に
強誘電体膜としてのＰ ｂ Ｔ ｉ Ｏ ３膜３を、約
５ ０ ０ ｎｍの厚さに真空蒸着法により形威する。
次いで、プラズマＣＶＤ法により、窒化シリコン膜４を
約３０ｎｍの厚さに、動作半導体層としＴ（Ｄａ−Ｓ
ｉ ： Ｈ （水素化アモルファスシリコン）膜５を約
５０ｎｍの厚さに形戒する。更にコンタクト層としての
厚さ約３０ｎｍのｎ”ａ−Ｓｉ：Ｈ膜６と、金属膜とし
ての厚さ約１００ｎｍのＴｉ膜７とを積層し、これをパ
クーニングしてソース電極Ｓおよびドレイン電極Ｄを形
威することにより、本実施例の薄膜トランジスタが完或
する。
約３０ｎｍの厚さに、動作半導体層としＴ（Ｄａ−Ｓ
ｉ ： Ｈ （水素化アモルファスシリコン）膜５を約
５０ｎｍの厚さに形戒する。更にコンタクト層としての
厚さ約３０ｎｍのｎ”ａ−Ｓｉ：Ｈ膜６と、金属膜とし
ての厚さ約１００ｎｍのＴｉ膜７とを積層し、これをパ
クーニングしてソース電極Ｓおよびドレイン電極Ｄを形
威することにより、本実施例の薄膜トランジスタが完或
する。
以上述べた本実施例の薄膜トランジスタの電圧電流特性
は、Ｐ．一状態では第６図の曲綿Ｉに示すようにドレイ
ン電流が低下して、闇値が正の方向にシフトし、Ｐｏ＋
″状態では曲線■に示すようにドレイン電流は増大し、
闇値は負の方向にシフトする。そのため前記第３図に示
すように、非選択期間にＥｃ一以下の電圧を印加し、ア
ドレス期間にはＥｃ”以上の電圧を印加することによっ
て、非選択期間には第６図の曲線Ｉの特性で動作させる
ことができる。従ってゲートバイアスが０の時のオフ電
流が大幅に小さくなる。
は、Ｐ．一状態では第６図の曲綿Ｉに示すようにドレイ
ン電流が低下して、闇値が正の方向にシフトし、Ｐｏ＋
″状態では曲線■に示すようにドレイン電流は増大し、
闇値は負の方向にシフトする。そのため前記第３図に示
すように、非選択期間にＥｃ一以下の電圧を印加し、ア
ドレス期間にはＥｃ”以上の電圧を印加することによっ
て、非選択期間には第６図の曲線Ｉの特性で動作させる
ことができる。従ってゲートバイアスが０の時のオフ電
流が大幅に小さくなる。
なお、曲線■は本実施例の特性と比較のために掲げたも
ので、従来の薄膜トランジスタの特性を示す。
ので、従来の薄膜トランジスタの特性を示す。
以上説明した如く本発明によれば、ゲートバイアス＝０
でも、データの保持に必要な充分低いオフ電流得ること
ができるので、鮮明な表示のＴＰＴ駆動液晶ディスプレ
イが実現できる。
でも、データの保持に必要な充分低いオフ電流得ること
ができるので、鮮明な表示のＴＰＴ駆動液晶ディスプレ
イが実現できる。
第ｌ図は本発明の構威説明図、
第２図は強誘電体のメモリ作用、
第３図はＴＰＴ駆動電圧波形、
第４図は本発明の原理説明図、
第５図は本発明一実施例説明図、
第６図は本発明一実施例の特性説明図、第７図はゲート
接続方式の等価回路図である。 図において、１はゲート電極、２はゲート絶縁膜、３は
強誘電体膜（ＰｂＴｉ０３膜）、４はＳｉＮ膜、５は動
作半導体層（ａ−Ｓｔ：Ｈ膜）、６はコンタクト層（ｎ
” ａ−Ｓ ｉ ： Ｈ膜）、７は金属膜（Ｔｉ膜）、
１１はガラス基板を示す。
接続方式の等価回路図である。 図において、１はゲート電極、２はゲート絶縁膜、３は
強誘電体膜（ＰｂＴｉ０３膜）、４はＳｉＮ膜、５は動
作半導体層（ａ−Ｓｔ：Ｈ膜）、６はコンタクト層（ｎ
” ａ−Ｓ ｉ ： Ｈ膜）、７は金属膜（Ｔｉ膜）、
１１はガラス基板を示す。
Claims (2)
- （１）ゲート電極（１）と動作半導体層（５）との間に
介在するゲート絶縁膜（２）を、強誘電体膜（３）を含
む絶縁膜としたことを特徴とする薄膜トランジスタ。 - （２）前記動作半導体層（５）が水素化アモルファスシ
リコン膜からなり、前記ゲート絶縁膜（２）が、前記動
作半導体層に接する窒化シリコン膜（４）と、前記ゲー
ト電極と接する強誘電体膜（３）とを含む積層膜である
ことを特徴とする請求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157537A JP2855663B2 (ja) | 1989-06-19 | 1989-06-19 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157537A JP2855663B2 (ja) | 1989-06-19 | 1989-06-19 | 薄膜トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322483A true JPH0322483A (ja) | 1991-01-30 |
| JP2855663B2 JP2855663B2 (ja) | 1999-02-10 |
Family
ID=15651849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157537A Expired - Lifetime JP2855663B2 (ja) | 1989-06-19 | 1989-06-19 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855663B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51136248A (en) * | 1975-05-21 | 1976-11-25 | Tokyo Electric Co Ltd | Ferroelectric fet memory device |
| JPH02266570A (ja) * | 1989-04-07 | 1990-10-31 | Casio Comput Co Ltd | メモリ用薄膜トランジスタ |
-
1989
- 1989-06-19 JP JP1157537A patent/JP2855663B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51136248A (en) * | 1975-05-21 | 1976-11-25 | Tokyo Electric Co Ltd | Ferroelectric fet memory device |
| JPH02266570A (ja) * | 1989-04-07 | 1990-10-31 | Casio Comput Co Ltd | メモリ用薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2855663B2 (ja) | 1999-02-10 |
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