JPH01162375A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は液晶デイスプレィ等の表示セル駆動用の薄膜ト
ランジスタに関し、 ドレイン電流の闇値を正方向にシフト制御可能なＴＰＴ
の構造を提供することを目的とし、ゲート絶縁膜を介し
てゲート電極と水素化アモルファスシリコンからなる動
作半導体層とが対向配置された絶縁ゲート型薄膜トラン
ジスタにおいて、前記ゲート絶縁膜を、前記動作半導体
層より局在準位密度の大きい水素化アモルファスシリコ
ンよりなるトラップ層と、その上下両側に配設され、窒
化シリコン膜よりバンドギャップの大きい絶縁膜からな
るバリア絶縁膜と、前記動作半導体層との界面およびゲ
ート電極との界面に配設された窒化シリコン膜とからな
る多層構成とした構成とする。

〔産業上の利用分野〕

本発明は液晶デイスプレィ等の表示セル駆動用の薄膜ト
ランジスタに係り、特にゲート絶縁膜の構成に関する。

〔従来の技術〕

薄膜トランジスタ（ＴＰＴ）を液晶セルの駆動に用いた
マトリクス型液晶表示装置は、フラット且つ低消費電力
、鮮明なフルカラー表示が実現できることから、ポケッ
トＴＶや各種ＯＡ端末として、現在各方面で盛んに開発
が行われている。

この薄膜トランジスタで液晶セルを駆動する方式（アク
ティブマトリクス方式）の最大の課題は、いかに製造歩
留を上げ、低コスト化できるかにかかっている。そこで
パスライン間短絡による線欠陥を無くし、歩留を向上さ
せることを目的として、本発明者らは先に、特願昭６１
−２１２６９６号および特願昭６１−３０７７５６号で
、パスライン間の交差が存在しないゲート接続対向マト
リクス方式の液晶表示装置を提唱した。

上記ゲート接続対向マトリクス方式の液晶表示装置は第
３図の斜視図に示す如く、透明絶縁性基板からなるＴＰ
Ｔ基板１と同じく透明絶縁性基板からなる対向基板１°
とを対向配置し、その間に液晶を挟持した構造を有する
。上記ＴＰＴ基板１上には複数個の画素電極ＰがマＩ−
ＩＪクス状に配置され、各画素電極Ｐには各画素を駆動
するＴＰＴ３０が配設され、更にこれら画素を走査する
だめの信号を供給する複数本のスキャンパスラインＳＢ
が平行に配列されている。対向基板２上には、上記画素
電極Ｐに対向する電極である対向電極を兼ね、各画素に
表示データを供給するデータバスラインＤＢが、上記ス
キャンパスラインＳＢに直交する方向に配設されている
。

上記ＴＦＴ３０の各電極のうち、ゲート電極Ｇばスキャ
ンパスラインＳＢに、ソース電極Ｓは画素電極Ｐに接続
される点は通常の対向マトリクス型液晶表示装置と同じ
であるが、ゲート接続対向マトリクス方式では、ドレイ
ン電極りを隣接するスキャンパスライン（例えば走査順
位が次位のスキャンパスライン）ＳＢ”に接続し、コモ
ン電位ヲ供給するためのコモンパスラインを不要化した
。

従って本方式では、通常の対向マトリクス方式ではスキ
ャンパスラインＳＢに平行に配列されるコモンパスライ
ンがなくなり、ＴＰＴ基板１上における各種ラインの交
差が皆無となった。このためゲート接続方式ではパスラ
イン間短絡発生の要因が除かれた。

この方式ではＴＰＴの一対の被制御電極の一方であるド
レイン電極が、隣接するスキャンパスラインに接続され
ているため、ＴＰＴの非選択時にはドレインとゲートが
同電位となる。従ってこの状態でＴＰＴはオフ電流が十
分低くなることが必要がある。即ち、ゲート電位Ｖ６−
０の状態でオフ電流が十分小さいことが必要である。

〔発明が解決しようとする問題点〕

上述のゲート電位ｖ、、＝Ｏで十分低いオフ電流を得る
には、第４図に示すように、ドレイン電極■。の閾値Ｖ
ｔｈが、正方向にシフトするように制づ− 御すればよい。

そこで本発明においては、ドレイン電流の闇値を正方向
にシフト制御可能なＴＰＴの構造を提供することを目的
とする。

〔問題点を解決するための手段〕

本発明は、第１図（ａｌ、　（ｂ）に示す如くゲート絶
縁膜２０の構造を、局在準位の多いａ−３ｉ：Ｈ層から
なる電子のトラップ層５と、これの両側にＳｉＮよりエ
ネルギギャップの大きい５ｔｏｚｉ！あるいは５ｉＯＮ
層からなる電荷移動に対するバリア絶縁膜４．６を配設
し、更にその外側に良好な界面特性を有するＳｉＮ層３
．７を配置した５層構成としたものである。

〔作　用〕

上記構成のゲート絶縁膜２０中、電子のトラップ層５を
構成するａ−３ｉ：Ｈ層は、局在準位密度が大きく、動
作半導体層８側から注入された電荷（電子）をトラップ
するためのものであって、こ６一 のトラップ層５に導入された負の電荷（電子）量により
、ドレイン電流の闇値を正方向にシフト制御する。

バリア絶縁膜４，６は、ＳｉＮよりエネルギギャップの
大きいＳｉＯ□あるいは５ｉＯＮ層により構成されてい
るので、上記トラップ層５に導入された電荷を安定させ
、通常動作状態でのゲート電圧印加では、電荷量が変動
しないようにする。

更にａ−３ｉ：Ｈ動作半導体層８との界面ば、ＳｉＮ層
７により構成して界面特性が良好ならしめ、ゲート電極
Ｇとの界面も、ＳｉＮ層３により構成して、ゲート絶縁
膜全体の誘電率をあげている。

また上記の各構成膜は、形成方法であるプラズマＣＶＤ
の原料ガスと形成条件を変化させるだけで真空を破らず
連続的に形成できるため、ゲート絶縁膜２０を上述のよ
うな多層構成としても、製造工程は複雑化しない。

〔実　施　例〕

以下本発明の一実施例を第２図ｆａ）〜（ｄｌを用いて
説明する。

同図（ａｌに示す如く、透明絶縁性基板２例えばガラス
基板１上に、スパッタリング法により厚さ約７００人の
Ｔｉ膜２を形成し、これを所望の如くパターニングして
側面がテーバ状を呈するゲート電極Ｇを形成する。

次に同図ｆｂ）に示すように、プラズマ化学気相成長（
ＣＶＤ）法により、Ｓ　ｉＨａとＮＨ，を原料ガスとし
て、厚さ約１０００人のＳｉＮ層３を形成し、次いで原
料ガスをＳｉＨ４とＮ、Ｏに切り換えて厚さ約７００人
のＳ　ｉ　０２層４をバリア絶縁膜として形成し、更に
原料ガスをＳ　ｉ　Ｈ４に切り換え、約３００人の厚さ
のａ−３ｉ：Ｈ層５を電子のトラップ層として形成し、
次に再び原料ガスをそれぞれ切り換えて、厚さ約７００
人のＳｉ０２層６（バリア絶縁膜）、次いで厚さ約３ｏ
。

人のＳｉＮ層７の５層を形成する。

本実施例では、この５層をゲート絶縁膜２ｏとして用い
る。

続いて動作半導体層としてａ−３ｉ：Ｈ層８を約１００
０人の厚さに、保護層としてＳｉＯ２層９を約１０００
人の厚さに形成する。

なお、ゲート絶縁膜中のａ−３ｉ：Ｈ層５は、動作半導
体層に用いるａ−３ｔ：Ｈ層８を形成する時より、放電
電力を〜３倍に増大して、局在準位密度の多いａ−３ｉ
：Ｈ層を形成する。

次いで同図（Ｃ）に示すように、ポジ型のレジスト膜１
０を回転塗布法により形成し、ガラス基板１の裏面から
ゲート電極Ｇをマスクとして背面露光を行い、続いて現
像処理を施す。次にこのレジスト膜１０をマスクとして
ＳｉＯ□層９をエツチングした後、コンタクト層として
ｎ”ａ−３ｉ：Ｈ層１１をプラズマＣＶＤ法により形成
し、更に電子ビーム蒸着法によりＴｉ／／１７！層１２
を形成する。

次いで同図（ｄ）に示す如く、リフトオフを行なってレ
ジスト膜１０とともにその上に被着したＴｉ／Ａｆ１層
１２及びｎ”ａ−３ｉ：Ｈ層１１を除去した後、ソース
、ドレインパターンを用いて、ソース電極８及びドレイ
ン電極てを形成し、本実施例のＴＰＴが完成する。

本実施例では上述したように、ゲート絶縁膜２０を構成
する５層の膜３〜７は、途中原料ガスを切り換えること
によりプラズマＣＶＤ法で連続的に形成できる。従って
ゲート絶縁膜２０の形成工程は簡単であり、ＴＰＴの製
造工程を複雑化することはない。

また本実施例のＴＰＴは、ゲート絶縁膜２０を、ゲート
電極Ｇ及び動作半導体層８と接触する最外層を良好な界
面特性を有し、誘電率の高いＳｉＮ層３，７とし、その
内側にＳｉＮよりエネルギギャップの大きい５ｉＯｚ層
４．６を配し、これらの間に動作半導体層８より局在準
位密度の大きいａ−３ｔ：Ｈ層５を配設した構造とした
ことにより、ａ−３ｔ：Ｈ層５が動作半導体層８から注
入された負の電荷（電子）をトラップする電子のトラッ
プ層として働き、その外側の５ｉＯｚ層４゜６は上記ト
ラップされた電荷量の変動を抑えるバリア絶縁膜として
働く。

＝１０＝ ゲート絶縁膜２０中に負の電荷が存在することにより、
ＴＰＴのゲート電圧Ｖ、に対するドレイン電流Ｉ、特性
は、前記第４図に示す如く曲線ＡからＢへ正の方向にシ
フトする。従って閾値Ｖｔｈも正の方向にシフトするこ
とになる。

上記閾値Ｖｔｈのシフト量は、トラップ層内にトラップ
される負の電荷量により制御でき、このトラップされる
負の電荷量は、トラップ層の局在準位密度を、トラップ
層形成工程において、放電電力を所望の如く選択するこ
とによって制御でき、またトラップされた電荷量はバリ
ア絶縁膜が存在することによって安定化されているので
、このシフト量の変動は抑制されている。

従ってゲート絶縁膜２０を上記構成とした本実施例のゲ
ート接続対向方式のＴＰＴは、ゲート電圧Ｖｃ　＝ＯＶ
のときのオフ電流が確実に小さくなるので、その動作は
正常且つ安定である。

なおバリア絶縁膜４，６は、上記一実施例に用いたＳｉ
Ｏ□膜に限定されるものではなく、ゲート絶縁膜２０の
最外層を形成するＳｉＮ層３．７よりエネルギギャップ
が大きいもの、例えば５ｉＯＮ膜等を用いてもよい。

〔発明の効果〕

以上説明した如く本発明によれば、ＴＰＴのゲート絶縁
膜を製造工程を複雑化することなく多層構成とすること
ができ、その結果、ドレイン電流の闇値を正方向にシフ
トでき、薄膜トランジスタのゲート電圧がＯの時のドレ
イン電流を十分低くすることが可能となるので、短絡欠
陥に対して有利なゲート接続対向マトリクス方式を、容
易且つ安定に作成でき、特性および品質も向上し、製造
歩留も改善される。

【図面の簡単な説明】

第１図ｔａｇ、　（ｂｌは本発明の構成説明図、第２図
ｔａ＋〜（ｄ＋は本発明一実施例の説明図、第３図はゲ
ート接続対向マトリクス方式液晶表示装置の構成説明図
、 第４図はＴＰＴのドレイン電流−ゲート電圧時性図であ
る。 図において、１はＴＰＴ基板としての透明絶縁性基板（
ガラス基板）、１゛は対向基板としての透明絶縁性基板
、２はＴｉ膜、３．７はＳｉＮ層、４．６はバリア絶縁
膜（Ｓｉ０ｇ層）、５は電子トラップ層（局在準位密度
の大きいａ−３ｉ：Ｈ層）、８は動作半導体層（ａ−３
ｔ：Ｈ層）、９は保護層（ＳｉＯ□層）、１０はレジス
ト膜二１１はコンタクト層（ｎ”　ａ−３ｉ　ｉ　Ｈ層
）、１２はＴｉ／Ａｆｆｉ層、３０はＴＰＴ、Ｇはゲー
ト電極、Ｓはソース電極、Ｄはドレイン電極、Ｐは画素
電極、ＳＢはスキャンパスライン、ＤＢはデータバスラ
インを示す。 （ｍｌ ／￥発明ｊ講戊説明プ 第１図 不発日月１差例説明記 第２図 ケ′ニド＃饋向フ１す７ス方穴５ｉ品表オ］炙む７１Ｅ
Ｋｔ１口月図第３図

Claims (1)

1. 【特許請求の範囲】 　ゲート絶縁膜（２０）を介してゲート電極（Ｇ）と水
   素化アモルファスシリコンからなる動作半導体層（８）
   とが対向配置された絶縁ゲート型薄膜トランジスタにお
   いて、 前記ゲート絶縁膜（２０）を、 前記動作半導体層（８）より局在準位密度の多い水素化
   アモルファスシリコンよりなるトラップ層（５）と、 その上下両側に配設され、窒化シリコン膜よりバンドギ
   ャップの大きい絶縁膜からなるバリア絶縁膜（４、６）
   と、 前記動作半導体層（８）との界面およびゲート電極（Ｇ
   ）との界面に配設された窒化シリコン膜（３、７） からなる多層構成としたことを特徴とする薄膜トランジ
   スタ。