JPH03225454A - キャッシュメモリ制御用集積回路 - Google Patents
キャッシュメモリ制御用集積回路Info
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- JPH03225454A JPH03225454A JP2020588A JP2058890A JPH03225454A JP H03225454 A JPH03225454 A JP H03225454A JP 2020588 A JP2020588 A JP 2020588A JP 2058890 A JP2058890 A JP 2058890A JP H03225454 A JPH03225454 A JP H03225454A
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- Japan
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- cache memory
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- 230000015654 memory Effects 0.000 title claims abstract description 66
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Bus Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに接続する、キャッシュ
メモリ制御用の集積回路に関し、特にマイクロプロセッ
サからバースト・アクセス要求を受けるキャッシュメモ
リ制御用集積回路に関する。
メモリ制御用の集積回路に関し、特にマイクロプロセッ
サからバースト・アクセス要求を受けるキャッシュメモ
リ制御用集積回路に関する。
マイクロプロセッサの高性能化に伴い、シングル・バス
サイクルのみでなく、バースト・バスサイクルをサポー
トしたマイクロプロセッサが登場した。以下マイクロプ
ロセッサをＭＰＵと記す。
サイクルのみでなく、バースト・バスサイクルをサポー
トしたマイクロプロセッサが登場した。以下マイクロプ
ロセッサをＭＰＵと記す。
シングル・バスサイクルでは、１回のバスサイクルで、
１ワードのデータをフェッチするが、バースト・バスサ
イクルをサポートするＭＰＵは、一般的に１回のバスサ
イクルで連続した４ワードのデータをフェッチする。タ
イミング的に述べると、シングル・バスサイクルは１バ
スサイクルあたり、２クロツクを要する。これに対しバ
ースト・バスサイクルでは、最初の１ワードのフェッチ
に２クロツク、残りの３ワードのフェッチに１ワードあ
たり１クロツクを要し、全体で５クロツクかかる。
１ワードのデータをフェッチするが、バースト・バスサ
イクルをサポートするＭＰＵは、一般的に１回のバスサ
イクルで連続した４ワードのデータをフェッチする。タ
イミング的に述べると、シングル・バスサイクルは１バ
スサイクルあたり、２クロツクを要する。これに対しバ
ースト・バスサイクルでは、最初の１ワードのフェッチ
に２クロツク、残りの３ワードのフェッチに１ワードあ
たり１クロツクを要し、全体で５クロツクかかる。
このバースト・バスサイクルは主にＭＰＵに内蔵されて
いるキャッシュメモリのデータの入替え時に使用される
。
いるキャッシュメモリのデータの入替え時に使用される
。
一般にキャッシュメモリは複数のブロックからなり、こ
のブロックを単位としてキャッシュメモリ全体を管理し
ている。ＭＰＵ内蔵のキャッシュメモリでは、各ブロッ
クは４個のサブブロックに分割されており、データの入
替えを行なう時は、ブロック全体のデータを入替えるの
でなく、必要なデータが入るべきサブブロック１つだけ
のデータを入替える。
のブロックを単位としてキャッシュメモリ全体を管理し
ている。ＭＰＵ内蔵のキャッシュメモリでは、各ブロッ
クは４個のサブブロックに分割されており、データの入
替えを行なう時は、ブロック全体のデータを入替えるの
でなく、必要なデータが入るべきサブブロック１つだけ
のデータを入替える。
これに対しバースト・バスサイクルを使用した場合は、
−時に同じブロック内の全てのサブブロックのデータが
入替えられる。従ってザブブロックのデータの入替え時
間を大幅に短縮することが可能となる。更にこのことに
より、内蔵キャッシュメモリのヒツト率も大幅に向上し
、ＭＰＵ全体の性能の向上をもたらす。
−時に同じブロック内の全てのサブブロックのデータが
入替えられる。従ってザブブロックのデータの入替え時
間を大幅に短縮することが可能となる。更にこのことに
より、内蔵キャッシュメモリのヒツト率も大幅に向上し
、ＭＰＵ全体の性能の向上をもたらす。
以上のことから、バースト・バスサイクルが使用できる
ＭＰＵでは、なるべくバースト・バスサイクルを使用し
た方がよいということになる。
ＭＰＵでは、なるべくバースト・バスサイクルを使用し
た方がよいということになる。
このようなバースト・バスサイクルを使用する場合、一
般的にはダイナミック・メモリの通常のモードではアク
セス時間が長すぎるため、ニブルモードを使用する。
般的にはダイナミック・メモリの通常のモードではアク
セス時間が長すぎるため、ニブルモードを使用する。
これに対し、ＭＰＵの外部にキャッシュメモリを接続す
るシステムの場合、外部キャッシュメモリに対してバー
スト・アクセスを行なうことは、極めて困難である。そ
の理由として、一般に外部キャッシュメモリは２クロツ
クのシングル・バスサイクルに対応するように設計され
ているため、■クロックでデータをフェッチすることが
できないことによる。また外部キャッシュメモリに用い
られているデータメモリはスタティック・メモリなので
ニブル・モードを使用することができない。
るシステムの場合、外部キャッシュメモリに対してバー
スト・アクセスを行なうことは、極めて困難である。そ
の理由として、一般に外部キャッシュメモリは２クロツ
クのシングル・バスサイクルに対応するように設計され
ているため、■クロックでデータをフェッチすることが
できないことによる。また外部キャッシュメモリに用い
られているデータメモリはスタティック・メモリなので
ニブル・モードを使用することができない。
以上の理由から外部キャッシュメモリを使用する場合は
、バースト・バスサイクルでなく、シングル・バスサイ
クルを使用しなければならない。
、バースト・バスサイクルでなく、シングル・バスサイ
クルを使用しなければならない。
一方、ＭＰＵ内部に内蔵されているキャッシュメモリは
、その性格上キャッシュ容量が小さく、ＭＰＵの性能を
充分発揮させるためには、さらに外部に容量の大きなキ
ャッシュメモリを接続する必要がある。
、その性格上キャッシュ容量が小さく、ＭＰＵの性能を
充分発揮させるためには、さらに外部に容量の大きなキ
ャッシュメモリを接続する必要がある。
ＭＰＵの外部に接続されるキャッシュメモリは、最も高
速にアクセスする場合でも２クロツクを必要としていた
。また外部キャッシュメモリに用いられているデータメ
モリはスタティック・メモリなのでニブル・モードを使
用することができない。
速にアクセスする場合でも２クロツクを必要としていた
。また外部キャッシュメモリに用いられているデータメ
モリはスタティック・メモリなのでニブル・モードを使
用することができない。
これらの事情により、バースト・バスサイクルをサポー
トするＭＰＵにキャッシュメモリを接続する場合は、バ
ースト・バスサイクルを使用することができない。よっ
て当該キャッシュメモリは、バースト・バスサイクルを
サポートするＭＰＵの性能を充分発揮させることができ
ないという欠点を有する。
トするＭＰＵにキャッシュメモリを接続する場合は、バ
ースト・バスサイクルを使用することができない。よっ
て当該キャッシュメモリは、バースト・バスサイクルを
サポートするＭＰＵの性能を充分発揮させることができ
ないという欠点を有する。
本発明は、バースト・バスサイクルをサポートスルマイ
クロプロセッサに接続するキャッシュメモリの制御装置
に関し、従来不可能だった、マイクロプロセッサのバー
ストバスサイクルの使用を可能にし、システム全体の性
能を向上させるという相違点を有する。
クロプロセッサに接続するキャッシュメモリの制御装置
に関し、従来不可能だった、マイクロプロセッサのバー
ストバスサイクルの使用を可能にし、システム全体の性
能を向上させるという相違点を有する。
マイクロプロセッサに接続される、キャッシュメモリ制
御用集積回路において、マイクロプロセッサからのバー
スト・アクセス要求を受は入れるバースト要求入力端子
手段、前記マイクロプロセッサへのバースト許可を出力
するバースト許可出力端子手段、バースト・アクセス用
ストローブ信号を発生される信号発生回路を有し、前記
マイクロプロセッサから前記バースト要求入力端子を介
してバースト・アクセス要求が有り、同要求データが前
記キャッシュメモリ制御用集積回路が制御するキャッシ
ュメモリ内に存在する場合、当該バースト・アクセスを
前記マイクロプロセッサに対し許可することを、前記バ
ースト許可出力端子を介して伝え、同時に前記信号発生
回路からのストローブ信号により、前記キャッシュメモ
リから連続的にデータが出力されることを特徴とする。
御用集積回路において、マイクロプロセッサからのバー
スト・アクセス要求を受は入れるバースト要求入力端子
手段、前記マイクロプロセッサへのバースト許可を出力
するバースト許可出力端子手段、バースト・アクセス用
ストローブ信号を発生される信号発生回路を有し、前記
マイクロプロセッサから前記バースト要求入力端子を介
してバースト・アクセス要求が有り、同要求データが前
記キャッシュメモリ制御用集積回路が制御するキャッシ
ュメモリ内に存在する場合、当該バースト・アクセスを
前記マイクロプロセッサに対し許可することを、前記バ
ースト許可出力端子を介して伝え、同時に前記信号発生
回路からのストローブ信号により、前記キャッシュメモ
リから連続的にデータが出力されることを特徴とする。
以下に本発明の構成ならびに動作について、図面を参照
して詳細に説明する。
して詳細に説明する。
〔実施例１〕
第１図は本実雄側におけるシステム構成を表す。
第１図において、
・マイクロプロセッサ１０１は、バースト要求信号を出
力する端子を備えたマイクロプロセッサ、・データ・メ
モリ・バンク１０３はキャッシュデータを保持するメモ
リ、 ・キャッシュメモリ制御装置１０２はマイクロプロセッ
サからのバースト要求を入力し、バースト許可信号を出
力するとともに、データ・メモリ・バンク１０３にたい
しストローブ信号を出力する制御装置である。
力する端子を備えたマイクロプロセッサ、・データ・メ
モリ・バンク１０３はキャッシュデータを保持するメモ
リ、 ・キャッシュメモリ制御装置１０２はマイクロプロセッ
サからのバースト要求を入力し、バースト許可信号を出
力するとともに、データ・メモリ・バンク１０３にたい
しストローブ信号を出力する制御装置である。
データ・メモリ・バンク１０３は４個のメモリ・バンク
からなり、それぞれ同じアドレスをマイクロプロセッサ
１０１より入力する。キャッシュメモリ制御装置１０２
はデータ・メモリ・バンク１０３内の４個のメモリ・バ
ンクをそれぞれにストローブ信号を出力し、対応するメ
モリ・バンクからデーターがデータバスに出力される。
からなり、それぞれ同じアドレスをマイクロプロセッサ
１０１より入力する。キャッシュメモリ制御装置１０２
はデータ・メモリ・バンク１０３内の４個のメモリ・バ
ンクをそれぞれにストローブ信号を出力し、対応するメ
モリ・バンクからデーターがデータバスに出力される。
各メモリ・バンクの対応するデータ領域には、連続デー
タが保存される。すなわち、最初のメモリ・バンクには
、アドレスの下位２ビツトがＯＯのデ゛−夕が入り、４
つ目のメモリ・バンクには、アドレスの下位２ビツトが
１１のデータが入る。
タが保存される。すなわち、最初のメモリ・バンクには
、アドレスの下位２ビツトがＯＯのデ゛−夕が入り、４
つ目のメモリ・バンクには、アドレスの下位２ビツトが
１１のデータが入る。
第２図は、第１図におけるキャッシュメモリ制御回路１
０２の一部を示す。
０２の一部を示す。
第２図において、
・入力端子２０１はマイクロプロセッサからのバースト
要求信号を入力する端子、 ・出力端子２０２はマイクロプロセッサに対し、バース
ト許可信号を出力する端子１ 、ＡＮＤゲート２０３は入力端子２０１からのバースト
要求信号と、キャッシュメモリのヒツト信号のＡＮＤを
とるＡＮＤゲート、 ・タイミング発生器２０４は、データ・メモリ・バンク
用のストローブ信号のタイミングを作る、タイミング発
生器、 ・ラッチ２０５はマイクロプロセッサ１０１からのアド
レスの一部を保持するラッチ、 ・デコーダ２０６はラッチ２０５に保持されたアドレス
をデコードするデコーダである。
要求信号を入力する端子、 ・出力端子２０２はマイクロプロセッサに対し、バース
ト許可信号を出力する端子１ 、ＡＮＤゲート２０３は入力端子２０１からのバースト
要求信号と、キャッシュメモリのヒツト信号のＡＮＤを
とるＡＮＤゲート、 ・タイミング発生器２０４は、データ・メモリ・バンク
用のストローブ信号のタイミングを作る、タイミング発
生器、 ・ラッチ２０５はマイクロプロセッサ１０１からのアド
レスの一部を保持するラッチ、 ・デコーダ２０６はラッチ２０５に保持されたアドレス
をデコードするデコーダである。
マイクロプロセッサ１０１からのデータ・フェッチに対
し、キャッシュメモリがヒツトした場合、ヒツト信号が
アサートされる。この時にマイクロプロセッサ１０１か
らバースト要求信号があった場合、この要求信号とヒツ
ト信号とのＡＮＤがとられ、その出力がバースト許可信
号として出力端子２０２よりマイクロプロセッサ１０１
に通知される。
し、キャッシュメモリがヒツトした場合、ヒツト信号が
アサートされる。この時にマイクロプロセッサ１０１か
らバースト要求信号があった場合、この要求信号とヒツ
ト信号とのＡＮＤがとられ、その出力がバースト許可信
号として出力端子２０２よりマイクロプロセッサ１０１
に通知される。
タイミング発生器２０２は、バースト許可信号がアサー
トされていて、バスサイクル信号が入力された場合に、
ラッチ２０５に対しマイクロプロセッサ１０１からのア
ドレスを保持するように指示する。マイクロプロセッサ
１０１からのアドレスは、決められた間隔で増加するた
め、そのタイミングにあわせてラッチ２０５がアドレス
をラッチするように、タイミング発生器２０２は信号を
出力する。
トされていて、バスサイクル信号が入力された場合に、
ラッチ２０５に対しマイクロプロセッサ１０１からのア
ドレスを保持するように指示する。マイクロプロセッサ
１０１からのアドレスは、決められた間隔で増加するた
め、そのタイミングにあわせてラッチ２０５がアドレス
をラッチするように、タイミング発生器２０２は信号を
出力する。
デコーダ２０６はラッチ２０５で保持されているアドレ
スをデコードし、４本のストローブ信号のうち対応する
１本をアクティブにする。ラッチ２０５の値が００の時
は、ストローブ信号１がアクティブになり、１１の時は
ストローブ信号４がアクティブになる。実際にス）ｏ−
ブ信号をアクティブにするタイミングは、タイミング発
生器２０２により指示される。
スをデコードし、４本のストローブ信号のうち対応する
１本をアクティブにする。ラッチ２０５の値が００の時
は、ストローブ信号１がアクティブになり、１１の時は
ストローブ信号４がアクティブになる。実際にス）ｏ−
ブ信号をアクティブにするタイミングは、タイミング発
生器２０２により指示される。
マイクロプロセッサ１０１がバースト・バスサイクルを
実行すると、最初の２クロック間に最初のアドレスを出
力し、次のクロックから１クロツク毎にインクリメント
したアドレスを出力する。
実行すると、最初の２クロック間に最初のアドレスを出
力し、次のクロックから１クロツク毎にインクリメント
したアドレスを出力する。
マイクロプロセッサ１０１は全部で４つのアドレスを出
力するので、それぞれの出力期間は、２クロツク、１ク
ロツク、■クロック、１クロツクである。
力するので、それぞれの出力期間は、２クロツク、１ク
ロツク、■クロック、１クロツクである。
この出力期間にあわせて、データ・メモリ・バンク１０
３内の対応するデータバンクから、データが出力される
ように、対応するストローブ信号がアクティブになる。
３内の対応するデータバンクから、データが出力される
ように、対応するストローブ信号がアクティブになる。
データ・メモリ・バンク１０３には、共通の上位アドレ
スが入力されるため、すでにアドレスが確定した状態で
ストローブ信号が入力されることになる。これにより、
高速にデータアクセスを行なうことが可能である。
スが入力されるため、すでにアドレスが確定した状態で
ストローブ信号が入力されることになる。これにより、
高速にデータアクセスを行なうことが可能である。
以上の動作により、キャッシュメモリがヒツトし、かつ
マイクロプロセッサ１０１からバースト要求があった場
合、データ・メモリ・バンク１０３を制御するストロー
ブ信号が生成される。バースト期間中、マイクロプロセ
ッサ１０１からの要求に従って、順次４つのストローブ
信号がアクティブになる。キャッシュメモリがヒツトし
なかった場合は、バースト要求は許可されない。
マイクロプロセッサ１０１からバースト要求があった場
合、データ・メモリ・バンク１０３を制御するストロー
ブ信号が生成される。バースト期間中、マイクロプロセ
ッサ１０１からの要求に従って、順次４つのストローブ
信号がアクティブになる。キャッシュメモリがヒツトし
なかった場合は、バースト要求は許可されない。
〔実施例２〕
実施例１では、バースト期間中に出力されるストローブ
信号の出力回数は、４回に固定されていたが、本実施例
では４回以下で任意に選択することが可能であるという
特徴をもつ。
信号の出力回数は、４回に固定されていたが、本実施例
では４回以下で任意に選択することが可能であるという
特徴をもつ。
これによりシステム構成に合せてバースト時のデータ・
フェッチの回数を任意に選択することができる。
フェッチの回数を任意に選択することができる。
第３図は本実施例におけるシステム構成を表す。
第３図において、
・レジスタ３０７はバースト時のデータ・フェッチの回
数を保持するレジスタである。
数を保持するレジスタである。
基本的な動作は、実施例１と同様である。レジスタ３０
７に保持されている値に基づき、タイミング発生器３０
４はラッチ３０５及び、デコーダ３０６に対し必要な回
数だけ信号を送る。レジスタ３０７の値が２の場合は、
ラッチ３０５は２回アドレスを保持し、デコーダは２回
ストローブ信号を出力する。この場合最初のアドレスば
２クロツク間出力され、次のアドレスは１クロツク間出
力される。
７に保持されている値に基づき、タイミング発生器３０
４はラッチ３０５及び、デコーダ３０６に対し必要な回
数だけ信号を送る。レジスタ３０７の値が２の場合は、
ラッチ３０５は２回アドレスを保持し、デコーダは２回
ストローブ信号を出力する。この場合最初のアドレスば
２クロツク間出力され、次のアドレスは１クロツク間出
力される。
以上説明したように、従来バースト・バスサイクルをサ
ポートするマイクロプロセッサに対して、外部にキャッ
シュメモリを接続する場合、バースト・バスサイクルを
使用することができながったが、キャッシュメモリ制御
回路内部に本発明で示す回路を使用することにより、容
易にバースト・バスサイクルを使用することが可能とな
り、マイクロプロセッサ内蔵型のキャッシュメモリのヒ
ツト率を高めると共に、システム全体の性能を向上させ
ることが可能となる。
ポートするマイクロプロセッサに対して、外部にキャッ
シュメモリを接続する場合、バースト・バスサイクルを
使用することができながったが、キャッシュメモリ制御
回路内部に本発明で示す回路を使用することにより、容
易にバースト・バスサイクルを使用することが可能とな
り、マイクロプロセッサ内蔵型のキャッシュメモリのヒ
ツト率を高めると共に、システム全体の性能を向上させ
ることが可能となる。
また４組のデータ・メモリ・バンクを使用するため、ア
クセス時間の長いスタティック・メモリを使用しても、
バースト・バスサイクルを使用すルコトカできる。さら
にバースト・バスサイクル時にデータ・フェッチの回数
を任意に選択することが出来るので、システムのバスの
構造にあわせてバースト・バスサイクルを使用すること
が可能となる。
クセス時間の長いスタティック・メモリを使用しても、
バースト・バスサイクルを使用すルコトカできる。さら
にバースト・バスサイクル時にデータ・フェッチの回数
を任意に選択することが出来るので、システムのバスの
構造にあわせてバースト・バスサイクルを使用すること
が可能となる。
第１図は実施例の全体構成を示す図面である。
１０１・・・・・・マイクロプロセッサ、１０２・・・
・・・キャッシュメモリ制御装置、１０３・・・・・・
データ・メモリ・バンク 第２図は実施例１の構成を示す図面である。 ２０１・・・・・・入力端子、２０２・・・・・・出力
端子、２０３・・・・・・ＡＮＤゲート、２０４・・・
・・・タイミング発生器、２０５・・・・・・ラッチ、
２０６・・・・・・デコーダ第３図は実施例２の構成を
示す図面である。 ３０７・・・・・・レジスタ。
・・・キャッシュメモリ制御装置、１０３・・・・・・
データ・メモリ・バンク 第２図は実施例１の構成を示す図面である。 ２０１・・・・・・入力端子、２０２・・・・・・出力
端子、２０３・・・・・・ＡＮＤゲート、２０４・・・
・・・タイミング発生器、２０５・・・・・・ラッチ、
２０６・・・・・・デコーダ第３図は実施例２の構成を
示す図面である。 ３０７・・・・・・レジスタ。
Claims (1)
- マイクロプロセッサに接続される、キャッシュメモリ制
御用集積回路において、マイクロプロセッサからのバー
スト・アクセス要求を受け入れるバースト要求入力端子
手段と、前記マイクロプロセッサへのバースト許可を出
力するバースト許可出力端子手段と、バースト・アクセ
ス用ストローブ信号を発生させる信号発生回路とを有し
、前記マイクロプロセッサから前記バースト要求入力端
子を介してバースト・アクセス要求が有り、同要求デー
タが前記キャッシュメモリ制御用集積回路が制御するキ
ャッシュメモリ内に存在する場合、当該バースト・アク
セスを前記マイクロプロセッサに対し許可することを、
前記バースト許可出力端子を介して伝え、同時に前記信
号発生回路からのストローブ信号により、前記キャッシ
ュメモリから連続的にデータが出力されることを特徴と
するキャッシュメモリ制御用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020588A JPH03225454A (ja) | 1990-01-30 | 1990-01-30 | キャッシュメモリ制御用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020588A JPH03225454A (ja) | 1990-01-30 | 1990-01-30 | キャッシュメモリ制御用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225454A true JPH03225454A (ja) | 1991-10-04 |
Family
ID=12031397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020588A Pending JPH03225454A (ja) | 1990-01-30 | 1990-01-30 | キャッシュメモリ制御用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210621A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | 情報処理装置 |
-
1990
- 1990-01-30 JP JP2020588A patent/JPH03225454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210621A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | 情報処理装置 |
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