JPH03225522A - 浮動小数点演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 浮動小数点表記の数を加減算する浮動小数点演算装置に
関し、 丸め処理と絶対値化処理とで、ひとつのインクリメンタ
回路を共用できるようにし、インクリメンタ回路数を削
減して、集積化に適した浮動小数点演算装置を提供する
ことを目的とし、浮動小数点形式の二つの数の仮数部の
桁合わせを行う桁合わせ回路と、桁合わせした仮数部を
加算あるいは減算する加減算回路と、加減算回路の演算
結果が正値の場合には第１指示信号を発生する一方、負
値の場合には第２指示信号を発生する信号発生回路と、
加減算回路の出力を選択する第１選択状態または第２処
理回路の出力を選択する第２選択状態の何れかを取り得
る第１選択回路と、第１選択回路の出力を正規化処理す
る第１処理回路と、加減算回路の出力を極性反転する反
転回路と、第１処理回路の出力を選択する第１選択状態
または反転回路の出力を選択する第２選択状態の何れか
を取り得る第２選択回路と、第２選択回路の出力を丸め
あるいは絶対値化処理する第２処理回路と、第２処理回
路の出力を選択する第１選択状態または第１処理回路の
出力を選択する第２選択状態の何れかを取り得る第３選
択回路と、を備え、前記各選択回路は、第１指示信号に
応答して第１選択状態を取る一方、第２指示信号に応答
して第２選択状態を取ること、を特徴として構成する。

［産業上の利用分野］ 本発明は、浮動小数点演算装置、特に、浮動小数点表記
の数を加減算する浮動小数点演算装置に関する。

近年、ＮＣ（数値制御）やグラフィックス表示装置、計
測器などの複雑な計算を高速に実行する分野で、Ｆ　Ｐ
　Ｕ　（ｆｌｏａｔｉｎｇ　ｐｏｉｎｔ　ｐｒｏｃｅｓ
ｓｉｎｇ　ｕ−ｎｉｔ　　：浮動小数点演算装置）の需
要が増加している。

ＦＰＵは浮動小数点表記法の数に対して必要な演算処理
を実行しその答えを得るもので、固定小数点方式の演算
に比べてダイナミックレンジが広い、精度が高いなどの
特長がある。

〔従来の技術〕

例えば、浮動小数点表記の数の加減算は、第３図にその
処理フロー（但し、仮数部の処理フロー）を示すように
、ステップＳ１で入力データＸ、Ｙの仮数部の桁を揃え
て固定小数点形式に変換し、ステップＳ２で加算あるい
は減算を実行した後、ステ、プＳ３から３５で順次に、
絶対値化処理、正規化処理および丸め処理を適宜に施し
て、出力データＺを得る。

すなわち、二つの数（Ｘ）、（Ｙ）の各数の符号、指数
および仮数をそれぞれ（ＳＸ、ＥＸ。

Ｆ、）、（ｓｙ、ＥＹ、ＦＹ　）としたとき、加減算で
は、まず指数Ｅつ、ＥＹを比較して、大きな値の指数に
小さな値の指数を揃え、小さな指数を持つ数の仮数を、
指数の差だけ右にシフトする。

次に、符号を考慮して仮数の加算あるいは減算を行い、
その結果を正規化し、正規化に要したシフトｆｉたけ指
数を減らす。このとき指数がアンダーフローすれば答え
Ｚをゼロとするか、または、Ｚを非正規化数とする。（
反故の加減算結果がオーバーフローしたときには、仮数
を正規化して指数を増す。このとき指数がオーバーフロ
ーすれば、演算不能としてフラグをたてる。このように
して、Ｓｚ　、Ｅｚ　、Ｆｚを求めることができる。

ここで、上記入力データＸ、Ｙは、例えばＩＥＥ　Ｅ　
（Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　
ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒｓ
）データ形式の浮動小数点表記法で表現する。Ｉ　ＥＥ
Ｅデータ形式は単精度（３２ビツト）と倍精度（６４ビ
ツト）の２形式があり、倍精度は、１ビツトの符号部（
Ｓ）、１１ビツトの指数部（Ｅ）および５２ピントの仮
数部（Ｆ）からなり、Ｓ、Ｅ、Ｆで次式■の数を表現す
る。

（−１）’　２Ｅ−ｂｉ”　（１，Ｆ）・・・・・・■
但し、ｂｉａｓ−１０２３ 以下、本明細書に使用する浮動小数点形式の二つの数（
Ｘ、Ｙ）は、次式■、■で表現されるものとする。

Ｘ＝＝　（ｌ　）　５Ｘ２Ｅｘ−ｂａａｓ　　（ｌ　、
　　）’　ｘ　）　、、−−−−■Ｙ＝　（−１）”２
°ゞ−”Ｓ　（１，Ｆｙ）・・・・・・■第４図は、第
３図の処理を実行する従来例のブロック構成図で、大別
して指数処理部２０と仮数処理部２１とに分けられる。

指数処理部２０は、符号演算器２０ａ、指数比較器２０
ｂ、シフト量制御器２０ｃ、指数演算器２０ｄおよび第
１インクリメンタ２０ｅを備え、また、仮数処理部２１
は、第１セレクタ２１ａ１第２セレクタ２１ｂ１多ビツ
ト右シフタ２１ｃ、加減算器２１ｄ、反転回路２１ｅ、
第２インクリメンタ２１ｆ、第３セレクタ２１ｇ、シフ
ト量検出器２１ｈ、多ビツト左シフタ２１ｉ、丸め制御
器２１ｊ、第３インクリメンタ２１におよび１ビツト右
シツク２１１を備える。

このような構成において、仮数部の各処理、すなわち、 （■）「桁合わせ処理」は、指数比較器２０ｂで入力デ
ータＸ、Ｙの指数部Ｅｘ、Ｅｖを比較し、例えばＥｘ　
＞Ｅｖであれば、第１セレクタ２１ａでＦＸを、また、
第２セレクタ２１ｂでＦｙを選択し、シフト量制御器２
０ｃからの信号に基づいて多ビット右シフタ２１ｃによ
りＦ、を、（Ｅｘ　　Ｅｙ）桁だけ右シフトしてＦＸと
の桁合わせを行い、（■）「加減算処理」は、第１セレ
クタ２１ａからのＦ、と桁合わせしたＦ７とを加減算器
２１ｄに入力し、符号Ｓｘ、Ｓｖを考慮して加算あるい
は減算を実行し、 （■）「絶対値化処理」は、加減算結果のビットデータ
を反転回路２１ｅによって反転し、第２インクリメンタ
２１ｆによって負の補数を取ることで行い、 （■）「正規化処理」は、シフト量検出器２１ｈからの
信号に従って多ビツト左シフタ２１ｉにより行うととも
に、オーバフロー時には１ビツト右シフタ２１ｆｆｉに
よっても行い、 （■）「丸め処理」は、丸め制御器２１ｊおよび第３イ
ンクリメンタ２１ｋによって行う。

したがって、第４図におけるクリティカルバスは、以下
の通りとなる。

指数比較器２０ｂ→ シフト量制御器２０ｃ→ 多ビット右シフタ２１ｃ→ 加減算器２１ｄ→ 反転回路２１ｅ→ 第２インクリメンタ２１ｆ→ 第３セレクタ２１ｇ→ シフト量検出器２１ｈ→ 多ビツト左シフタ２１１→ 第３インクリメンタ２１に→ １ビツト右シフタ２１ｉ！。

〔発明が解決しようとする課題〕

しかしながら、かかる従来の浮動小数点演算装置にあっ
ては、「絶対値化処理」と「丸め化処理」の各処理ごと
に専用のインクリメンタ（第２インクリメンタ２１ｆお
よび第３インクリメンタ２１ｋ）を備える構成となって
いたため、インクリメンタ回路の占有面積が、例えば加
減算器２１ｄの次に大きいことから、浮動小数点演算装
置全体の回路規模増大を招き、集積化を阻害するといっ
た解決すべき課題があった。

〔発明の目的〕

本発明は、このような問題点に鑑みてなされたもので、
丸め処理と絶対値化処理とでひとつのインクリメンタ回
路を共用できるようにし、インクリメンタ回路数を削減
して、集積化に適した浮動小数点演算装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、浮動小数点形式の二つの数（ｘ、ｙ
）の仮数部の桁合わせを行う桁合わせ回路１０と、桁合
わせした仮数部を加減あるいは減算する加減算回路１１
と、加減算回路１１の演算結果が正値の場合には第１指
示信号を発生する一方、負値の場合には第２指示信号を
発生する信号発生回路１２と、加減算回路１１の出力を
選択する第１選択状態または第２処理回路１７の出力を
選択する第２選択状態の何れかを取り得る第１選択回路
１３と、第１選択回路１３の出力を正規化処理する第１
処理回路１４と、加減算回路１１の出力を極性反転する
反転回路１５と、第１処理回路１４の出方を選択する第
１選択状態または反転回路１５の出力を選択する第２選
択状態の何れかを取り得る第２選択回路工６と、第２゛
選択回路１６の出力を丸めあるいは絶対値化処理する第
２処理回路１７と、第２処理回路１７の出力を選択する
第１選択状態または第１処理回路１４の出力を選択する
第２選択状態の何れかを取り得る第３選択回路１８と、
を備え、前記各選択回路１３．１６．１８は、第１指示
信号に応答して第１選択状態を取る一方、第２指示信号
に応答して第２選択状態を取ること、を特徴としている
。

〔作用〕

本発明では、加減算回路１１の演算結果が正値の場合の
クリティカルバスと、負値の場合のクリティカルパスと
が、以下の通りとなる。

−正道■場金− 加減算回路１１→ 第１選択回路１３→ 第１処理回路１４→ 第２選択回路１６→ 第２処理回路１７→ 第３選択回路１８、 一１並少ｌ金− 加減算回路１１→ 反転回路１５→ 第２選択回路１６→ 第２処理回路１７→ 第１選択回路１３→ 第１処理回路１４→ 第３選択回路１８、 ここで、第２処理回路１７は丸め処理および絶対値化処
理を行うものであるが、丸め処理は、演算結果が負値（
データＸ、Ｙの指数の差がゼロ）のときに行う必要がな
（、また、丸め処理と絶対値化処理とは同時に行う必要
がないがら、第２処理回路１７を実現するためのインク
リメンタ回路をひとつにして回路規模の削減が図られる
。

〔実施例］ 以下、本発明を図面に基づいて説明する。

第２図は本発明に係る浮動小数点演算装置の一実施例を
示す図であり、第４図の仮数処理部２１に対応する要部
を示す図である。なお、第２図に示していない部分につ
いては、第４図を参照するものとする。

まず、構成を説明する。第２図において、３０は仮数処
理部であり、仮数処理部３０は以下の各部を備えて構成
する。

すなわち、第１セレクタ３１ａ、第２セレクタ３１ｂお
よび多ビット右シフタ３１ｃを含み、浮動小数点形式の
二つの数（ｘ、ｙ）の仮数部（ＦＸ、ＦＹ）の桁合わせ
を行う桁合わせ回路３１と、桁合わせした仮数部を加算
あるいは減算する加減算回路３２と、加′＄ｉ算回路３
２の演算結果が正（プラス）値の場合には第１指示信号
Ｓ、を発生する一方、負（マイナス）値の場合には第２
指示信号３．４を発生する信号発生回路３３と、加減算
回路３２の出力を選択する第１選択状態（ステートＰ１
）または後述のインクリメンタ回路３８の出力を選択す
る第２選択状態（ステー１−Ｎｌ）の何れかを取り得る
第１選択回路としての第３セレクタ３４と、第３セレク
タ３４の出力を正規化処理する第１処理回路としての多
ビツト左シフタ３５と、加減算回路３２の出力をビット
反転する反転回路３６と、多ビツト左シフタ３５の出力
を選択する第１選択状態（ステートｐｚ）または反転回
路３６の出力を選択する第２選択状態（ステー）Ｎｚ）
の何れかを取り得る第２選択回路としての第４セレクタ
３７と、第４セレクタ３７の出力を丸めあるいは絶対値
化処理する第２処理回路としてのインクリメンタ回路３
８と、インクリメンタ回路３日の出力を選択する第１選
択状態（ステ）Ｐ３　）または多ビツト左シフタ３５の
出力を選択する第２選択状態（ステートＮ３）の何れか
を取り得る第３選択回路としての第５セレクタ３９と、
を備えて構成する。

但し、前記第３〜第５セレクタ３４．３７．３９は、第
１指示信号（Ｓ、）に応答して第１選択状態（ステート
ｐ、　、ｐ２、Ｐ３）を取る一方、第２指示信号（ＳＮ
）に応答して第２選択状態（ステートＮ＋　、Ｎｚ　、
Ｎ３　）を取るようになっている。

なお、４０は１ビツト右シフタ、４１はシフト量検出器
、４２は丸め制御器である。

次に、作用を説明する。

まず、指数処理部２０（第４図参照）で入力データＸ、
Ｙの指数部Ｅｘ　、Ｅｖを比較し、例えばＥＸ＞ＥＹで
あれば、第１セレクタ３１ａでデータＸの仮数部Ｆ、を
、また、第２セレクタ３１ｂでデータＹの仮数部ＦＹを
選択し、シフト量制御器２０ｃ（第４図参照）からの信
号に基づいて多ビット右シフク３１ｃによりＦｙを、（
ＥＸ−Ｅ、）桁だけ右シフトしてＦｘとの桁合わ廿を行
う。

次に、桁を合わせたＦｖとＦｘとを加減算器２１ｄに入
力し、符号ＳＸ、ＳＹを考慮して加算あるいは減算を実
行する。このとき加減算回路３２の演算結果に従って信
号発生回路３３から所定の指示信号を出力する。ここで
、Ｅｘ≠Ｅｙの場合を考えると減算の場合には常に大き
い仮数、即ちこの場合ＦＸから小さい仮ＧＦｖをひくた
めに、常に、加減算器２１ｄの演算結果は正値であるか
ら、指示信号は第１指示信号ＳＰとなる。これにより、
第３セレクタ３４、第４セレクタ３７および第５セレク
タ３９は、全て第１選択状態（ステー）Ｐ、　、Ｐ、、
Ｐ３）となり、このときのクリティカルパスは、加減算
回路３２→ 第３セレクタ３４→ 多ビツト左シフタ３５→ 第４セレクタ３７→ インクリメンタ回路３８→ １ビツト右シツク４０→ 第５セレクタ３９、 となる。

一方、指数処理部２０（第４図参照）で入力データχ、
Ｙの指数部を比較した結果、Ｅｘ＝Ｅｙであれば、仮数
の大小関係を判定できないため加減算回路３２の演算結
果が正値の場合と負値の場合とがある。加減算回路３２
の演算結果が負値の場合は、信号発生回路３３からは第
２指示信号ＳＮが出力される。これにより、第３セレク
タ３４、第４セレクタ３７および第５セレクタ３９は、
すべて第２選択状態（ステートＮ＋　、Ｎｚ　、Ｎ３　
）となり、このときのり：Ｊティカルパスは、 加減算回路３２→ 反転回路３６→ 第４セレクク３７→ インクリメンタ回路３３→ 第３セレクタ３４→ 多ビツト左シフタ３５→ 第５セレクタ３９、 となる。

ここで、第２処理回路としてのインクリメンタ回路３８
は、丸め処理および絶対値化処理を行うものであるが、
丸め処理は、Ｅｘ　　Ｅｙ−０のときに行う必要がなく
、また、丸め処理と絶対値化処理とは同時に行う必要が
ないから、丸め処理と絶対値化処理とでインクリメンタ
回路３８を共用でき、従来例うこ比してインクリメンタ
回路を１つだけ削減できる。

本実施例では、新たに２つのセレクタ（第３セレクタ３
４及び第５セレクタ３９）を追加する。しかし、通常、
二つ分のセレクタ面積よりもひとつのインクリメンタ回
路の面積の方が遥かに大きいから、浮動小数点演算装置
全体の面積を大幅に削減でき、集積化に寄与することが
できる。

また、本実施例では、第５セレクタ３９を第２選択状態
（ステートＮ、）にすることにより、インクリメンタ回
路３８をパスできるので、処理速度を向上できる効果も
ある。

〔発明の効果〕

本発明によれば、丸め処理と絶対値化処理とでひとつの
インクリメンタ回路を共用でき、インクリメンタ回路数
を削減して、集積化に適した浮動小数点演算装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明に係る浮動小数点演算装置の一実施例を
示すその要部構成図である。 第３．４図は従来例を示す図であり、 第３図はその加減算処理のフロー図、 第４図はその構成図である。 １０・・・・・・桁合わせ回路、 １１・・・・・・加減算回路、 １２・・・・・・信号発生回路、 １３・・・・・・第１選択回路、 １４・・・・・・第１処理回路、 １５・・・・・・反転回路、 １６・・・・・・第２選択回路、 １７・・・・・・第２処理回路、 １８・・・・・・第３選択回路、 ３１・・・・・・桁合わせ回路、 ３２・・・・・・加減算回路、 ３３・・・・・・信号発生回路、 ３４・・・・・・第３セレクタ（第１選択回路）、３５
・・・・・・多ビット左シック（第１処理回路）３６・
・・・・・反転回路、 ３７・・・・・・第４セレクタ（第２選択回路）、３８
・・・・・・インクリメンタ回路 （第２処理回路） ３９・・・・・・第５セレクタ （第３選択回路） 第 図 従来例の加減算処理のフロー図 第 図

Claims (1)

1. 【特許請求の範囲】 浮動小数点形式の二つの数（Ｘ、Ｙ）の仮数部の桁合わ
   せを行う桁合わせ回路（１０）と、桁合わせした仮数部
   を加算あるいは減算する加減算回路（１１）と、 加減算回路（１１）の演算結果が正値の場合には第１指
   示信号を発生する一方、負値の場合には第２指示信号を
   発生する信号発生回路（１２）と、加減算回路（１１）
   の出力を選択する第１選択状態または第２処理回路（１
   ７）の出力を選択する第２選択状態の何れかを取り得る
   第１選択回路（１３）と、 第１選択回路（１３）の出力を正規化処理する第１処理
   回路（１４）と、 加減算回路（１１）の出力を極性反転する反転回路（１
   ５）と、 第１処理回路（１４）の出力を選択する第１選択状態ま
   たは反転回路（１５）の出力を選択する第２選択状態の
   何れかを取り得る第２選択回路（１６）と、 第２選択回路（１６）の出力を丸めあるいは絶対値化処
   理する第２処理回路（１７）と、第２処理回路（１７）
   の出力を選択する第１選択状態または第１処理回路（１
   ４）の出力を選択する第２選択状態の何れかを取り得る
   第３選択回路（１８）と、を備え、 前記各選択回路（１３、１６、１８）は、第１指示信号
   に応答して第１選択状態を取る一方、第２指示信号に応
   答して第２選択状態を取ること、を特徴とする浮動小数
   点演算装置。