JPH03225695A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH03225695A JPH03225695A JP2021322A JP2132290A JPH03225695A JP H03225695 A JPH03225695 A JP H03225695A JP 2021322 A JP2021322 A JP 2021322A JP 2132290 A JP2132290 A JP 2132290A JP H03225695 A JPH03225695 A JP H03225695A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- group
- memory
- dram
- memory card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 claims abstract description 5
- 239000000872 buffer Substances 0.000 abstract description 10
- 230000002457 bidirectional effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカードに関する。
従来、この種のＲＡＭ （ランダム・アクセス・メモリ
）搭載のメモリカードは、バッテリによる保持期間が長
いＳ（スタティック型）ＲＡＭカードが主であった。ま
た、フロッピー代替えとしては記憶容量が大きいＤ（ダ
イナミック型）ＲＡＭカードが使用されていた。
）搭載のメモリカードは、バッテリによる保持期間が長
いＳ（スタティック型）ＲＡＭカードが主であった。ま
た、フロッピー代替えとしては記憶容量が大きいＤ（ダ
イナミック型）ＲＡＭカードが使用されていた。
前述した従来のメモリカードは、ＳＲＡＭカードの場合
、記憶容量が小さいという欠点があり、一方ＤＲＡＭカ
ードの場合にはバッテリによる保持期間が短いという欠
点があった。
、記憶容量が小さいという欠点があり、一方ＤＲＡＭカ
ードの場合にはバッテリによる保持期間が短いという欠
点があった。
本発明の目的は、前記欠点が解決され、記憶容量が大き
くしかも保持期間を長くしたメモリカードを提供するこ
とにある。
くしかも保持期間を長くしたメモリカードを提供するこ
とにある。
本発明のメモリカードの構成は、ダイナミック型ランダ
ム・アクセス・メモリ・チップとスタティック型ランダ
ム・アクセス・メモリ・チップとを有するメモリ部と、
制御手段と、前記双方のチップのアクセスの切替えを、
外部から与えるアドレスによって実行する手段とを備え
たことを特徴とする。
ム・アクセス・メモリ・チップとスタティック型ランダ
ム・アクセス・メモリ・チップとを有するメモリ部と、
制御手段と、前記双方のチップのアクセスの切替えを、
外部から与えるアドレスによって実行する手段とを備え
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のメモリカードを示すブロッ
ク図である。
ク図である。
第１図において、本実施例に関する部分のみを示した。
ＤＲＡＭチップ群１は、セレクタ５から２回に分かれて
出力されるアドレス信号線５０１゜ＤＲＡＭをアクセス
するＲＡＳパルス信号線８０１゜およびＤ ＲＡ ｈｉ
コントロール７からのＣＡＳパルス信号線７０３から、
アクセスされる。このとき、双方向バッファ１０を介し
て、入出力テーク信号線１００１に読出テークもしくは
書込テークが流れる。ＳＲＡＭチップ群２は、デコーダ
９からのチップイネ−フル信号線９０１によってチップ
群２内の一部のチップがイネーブルされる。この−部の
チップとは、インタフェースのデータ幅によって規定さ
れたチップブロックである。上位アドレスビット群１０
０の下位ビット部分と下位アドレスビット群１０１は、
チップ群２に対して、同時にアクセスされる。このとき
、チップ群１と同様に、大田カデータ信号線１００１に
読出データもしくは書込データが流れる。バッファ３お
よびバッファ４は、それぞれ外部からアクセスされる上
位アドレスおよび下位アドレスをＤＲＡＭコントローラ
７からのタイミング信号７０４によって格納する。バッ
ファ３およびバッファ４からの上位アドレス信号線３０
１および下位アドレス信号線４０１はセレクタ５に出力
する。２人力セレクタ５は、ＤＲＡＭコントローラ７か
らのアドレス切替信号７０１によって上位アドレス信号
線３０１および下位アドレス信号線４０１を選択し、ア
ドレス信号線５０１を出力する。リフレッシュタイマ６
は、ＤＲＡＭチップのリフレッシュ期間をカウントし、
リフレッシュ要求信号６０１を時間毎にＤＲＡＭコント
ローラ７へ送ル。Ｄ ＲＡ Ｍコントローラ７は、外部
からのアクセスタイミンク信号１０２および上位アドレ
スビット群１００によってアクセス起動されて、アドレ
スバッファ３および４に対し、それぞれアドレス１００
とアドレス１０１とを格納するタイミング信号７０４を
発生する。また、引続きＲＡＳ信号群γ０２およびＣＡ
Ｓ信号群７０３の発生に合わせてアドレス切替信号７０
１を発生する。デコーダ８は、ＲＡＳ信号群７０２をテ
コードし、ＤＲＡＭチップ群１のチップ選択の為に、Ｒ
ＡＳデコード信号８０１を発生する。デコーダ９は上位
アドレスヒツト群１００の上位ビット部分を入力して、
ＳＲＡＭチップ群２のチップイネ−フル信号線９０１を
出入する。双方向バッファ１０は、入出力データ線１０
０１によってＤＲＡＭチップ群１およびＳＲＡＭチップ
群２と接続され、入出力データヒツト群１００２によっ
て外部端子と接続される。
出力されるアドレス信号線５０１゜ＤＲＡＭをアクセス
するＲＡＳパルス信号線８０１゜およびＤ ＲＡ ｈｉ
コントロール７からのＣＡＳパルス信号線７０３から、
アクセスされる。このとき、双方向バッファ１０を介し
て、入出力テーク信号線１００１に読出テークもしくは
書込テークが流れる。ＳＲＡＭチップ群２は、デコーダ
９からのチップイネ−フル信号線９０１によってチップ
群２内の一部のチップがイネーブルされる。この−部の
チップとは、インタフェースのデータ幅によって規定さ
れたチップブロックである。上位アドレスビット群１０
０の下位ビット部分と下位アドレスビット群１０１は、
チップ群２に対して、同時にアクセスされる。このとき
、チップ群１と同様に、大田カデータ信号線１００１に
読出データもしくは書込データが流れる。バッファ３お
よびバッファ４は、それぞれ外部からアクセスされる上
位アドレスおよび下位アドレスをＤＲＡＭコントローラ
７からのタイミング信号７０４によって格納する。バッ
ファ３およびバッファ４からの上位アドレス信号線３０
１および下位アドレス信号線４０１はセレクタ５に出力
する。２人力セレクタ５は、ＤＲＡＭコントローラ７か
らのアドレス切替信号７０１によって上位アドレス信号
線３０１および下位アドレス信号線４０１を選択し、ア
ドレス信号線５０１を出力する。リフレッシュタイマ６
は、ＤＲＡＭチップのリフレッシュ期間をカウントし、
リフレッシュ要求信号６０１を時間毎にＤＲＡＭコント
ローラ７へ送ル。Ｄ ＲＡ Ｍコントローラ７は、外部
からのアクセスタイミンク信号１０２および上位アドレ
スビット群１００によってアクセス起動されて、アドレ
スバッファ３および４に対し、それぞれアドレス１００
とアドレス１０１とを格納するタイミング信号７０４を
発生する。また、引続きＲＡＳ信号群γ０２およびＣＡ
Ｓ信号群７０３の発生に合わせてアドレス切替信号７０
１を発生する。デコーダ８は、ＲＡＳ信号群７０２をテ
コードし、ＤＲＡＭチップ群１のチップ選択の為に、Ｒ
ＡＳデコード信号８０１を発生する。デコーダ９は上位
アドレスヒツト群１００の上位ビット部分を入力して、
ＳＲＡＭチップ群２のチップイネ−フル信号線９０１を
出入する。双方向バッファ１０は、入出力データ線１０
０１によってＤＲＡＭチップ群１およびＳＲＡＭチップ
群２と接続され、入出力データヒツト群１００２によっ
て外部端子と接続される。
ところで、Ｄ ＲＡ Ｍチップ群１をアクセスするかＳ
Ｒ、Ａ Ｍチップ群２をアクセスするかは、上位アド
レスビット群１００を入力するＤＲＡＭコントローラ７
またはデコーダ９によって決定される。
Ｒ、Ａ Ｍチップ群２をアクセスするかは、上位アド
レスビット群１００を入力するＤＲＡＭコントローラ７
またはデコーダ９によって決定される。
バッテリｌｌは、ＳＲＡＭの保持に使用する。
第２図は本発明の他の実施例のメモリカードのブコック
図である。
図である。
第２図において、本実施例では、前記一実施例に比べて
、ＤＲＡＭコントローラ７を使用しない売が大きく異な
る。代わりに、コントローラ１２を設置し、ＤＲＡ、Ｍ
アク上３時のアドレスの２回アクセスの制御を行なう。
、ＤＲＡＭコントローラ７を使用しない売が大きく異な
る。代わりに、コントローラ１２を設置し、ＤＲＡ、Ｍ
アク上３時のアドレスの２回アクセスの制御を行なう。
制御信号７０１と７０４は、前記一実施例と同じである
。また、ＤＲＡＭアクセス時のＲＡＳ信号８０１．ＣＡ
Ｓ信号７０３は前記−実施例と同じタイミングであるが
、メモリカードの外部から送られてくる点が本実施例の
特徴である。また、本実施例では、第１図のデコーダ８
．リフレツシユタイマ６も省略されている。第２図中、
第１図と同じ参照数字は、同様なブロック、同様な信号
線を示す。
。また、ＤＲＡＭアクセス時のＲＡＳ信号８０１．ＣＡ
Ｓ信号７０３は前記−実施例と同じタイミングであるが
、メモリカードの外部から送られてくる点が本実施例の
特徴である。また、本実施例では、第１図のデコーダ８
．リフレツシユタイマ６も省略されている。第２図中、
第１図と同じ参照数字は、同様なブロック、同様な信号
線を示す。
以上説明したように、本発明は、メモリカード内にＤＲ
ＡＭとＳＲＡＭとを有し、アドレス領域によって別々に
分離することによって、メモリカードを装置に接続時は
ＤＲＡＭの大容量性を活用することができ、またメモリ
カードを装置がら抜き取った時は、ＳＲＡＭ内のデータ
はバッテリにより長期間保持することができるという効
果がある。
ＡＭとＳＲＡＭとを有し、アドレス領域によって別々に
分離することによって、メモリカードを装置に接続時は
ＤＲＡＭの大容量性を活用することができ、またメモリ
カードを装置がら抜き取った時は、ＳＲＡＭ内のデータ
はバッテリにより長期間保持することができるという効
果がある。
すなわち、本発明は、保持すべきデータはＳＲＡＭのア
ドレス領域をアクセスし、−過性的なデータはＤＲＡＭ
のアドレス領域をアクセスすることにより、メモリカー
ドを有効に利用できる。
ドレス領域をアクセスし、−過性的なデータはＤＲＡＭ
のアドレス領域をアクセスすることにより、メモリカー
ドを有効に利用できる。
第１図は本発明の一実施例のメモリカードを示すフロッ
ク図、第２図は本発明の他の実施例のメモリカードを示
すブロック図である。 １・・・・・ＤＲＡＭチップ群、２・・・・・ＳＲＡＭ
チップ群、３．４・・・・・・バッファ、５・・・・・
セレクタ、６・・・・・・リフレッシュタイマ、７・・
・・・ＤＲＡＭコントローラ、８，９・・・・・デコー
タ、１０ ・・双方向バッファ、１１・・・・・・バッ
テリ、１２・・・・・・コントローラ、１００・・・・
・・上位アドレスビット群、１０１・・・・・・下位ア
ドレスヒツト群、２０１・・印・バッテリ線、１０２・
・・・・・アクセスタイミンク信号、３０１・・・・・
・上位アドレス信号線、４０１・・・・・下位アドレス
信号線、５０１・・・・・アドレス信号線、６０１・・
・・・・リフレッシュ要求信号、７０１・・・・・・ア
ドレス切替信号、７０２・・・・・・πＡＳ−信号群、
７０３・・・・・・ＣＡＳ信号群、８０１・・・・・・
π■３−デコード信号、９０１・・チップイネーブル信
号、１００１・・・・・・入出力データ線、１００２・
・・・・・入出力データピット群。
ク図、第２図は本発明の他の実施例のメモリカードを示
すブロック図である。 １・・・・・ＤＲＡＭチップ群、２・・・・・ＳＲＡＭ
チップ群、３．４・・・・・・バッファ、５・・・・・
セレクタ、６・・・・・・リフレッシュタイマ、７・・
・・・ＤＲＡＭコントローラ、８，９・・・・・デコー
タ、１０ ・・双方向バッファ、１１・・・・・・バッ
テリ、１２・・・・・・コントローラ、１００・・・・
・・上位アドレスビット群、１０１・・・・・・下位ア
ドレスヒツト群、２０１・・印・バッテリ線、１０２・
・・・・・アクセスタイミンク信号、３０１・・・・・
・上位アドレス信号線、４０１・・・・・下位アドレス
信号線、５０１・・・・・アドレス信号線、６０１・・
・・・・リフレッシュ要求信号、７０１・・・・・・ア
ドレス切替信号、７０２・・・・・・πＡＳ−信号群、
７０３・・・・・・ＣＡＳ信号群、８０１・・・・・・
π■３−デコード信号、９０１・・チップイネーブル信
号、１００１・・・・・・入出力データ線、１００２・
・・・・・入出力データピット群。
Claims (1)
- 【特許請求の範囲】 １、ダイナミック型ランダム・アクセス・メモリ・チッ
プとスタティック型ランダム・アクセス・メモリ・チッ
プとを有するメモリ部と、制御手段と、前記双方のチッ
プのアクセス切替えを、外部から与えられるアドレスに
よって実行する手段とを備えたことを特徴とするメモリ
カード。 ２、制御手段が、ダイナミック型ランダム・アクセス・
メモリ・チップを制御するものである請求項（１）記載
のメモリカード。 ３、制御手段が、ダイナミック型ランダム・アクセス・
メモリ・チップのアクセス時のアドレスの２回アクセス
制御を行うものである請求項１記載のメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021322A JPH03225695A (ja) | 1990-01-30 | 1990-01-30 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021322A JPH03225695A (ja) | 1990-01-30 | 1990-01-30 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225695A true JPH03225695A (ja) | 1991-10-04 |
Family
ID=12051918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021322A Pending JPH03225695A (ja) | 1990-01-30 | 1990-01-30 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231883A (ja) * | 2010-06-17 | 2010-10-14 | Renesas Electronics Corp | 半導体装置 |
| US8711650B2 (en) | 2000-05-26 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device including multi-chip |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166147A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリ制御回路 |
-
1990
- 1990-01-30 JP JP2021322A patent/JPH03225695A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166147A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリ制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8711650B2 (en) | 2000-05-26 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device including multi-chip |
| JP2010231883A (ja) * | 2010-06-17 | 2010-10-14 | Renesas Electronics Corp | 半導体装置 |
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