JPH03225859A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH03225859A JPH03225859A JP2021305A JP2130590A JPH03225859A JP H03225859 A JPH03225859 A JP H03225859A JP 2021305 A JP2021305 A JP 2021305A JP 2130590 A JP2130590 A JP 2130590A JP H03225859 A JPH03225859 A JP H03225859A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor package
- cap
- capacitive element
- tabic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体パッケージに関し、特に電子装置等に使
用される配線基板にＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）Ｉ Ｃを実装した半導体
パッケージに関する。
用される配線基板にＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）Ｉ Ｃを実装した半導体
パッケージに関する。
従来、この種の半導体パッケージは、第２図に示すよう
に、配線基板２−１とキャップ２−２とでできる空所２
−３に容量素子２−４を配置したり、あるいは第３図に
示す様にキャップ３−１に凹所３−２を設け容量素子３
−３を配置していた（例えば実開昭５９−１４９６４５
号公報）。
に、配線基板２−１とキャップ２−２とでできる空所２
−３に容量素子２−４を配置したり、あるいは第３図に
示す様にキャップ３−１に凹所３−２を設け容量素子３
−３を配置していた（例えば実開昭５９−１４９６４５
号公報）。
上述した従来の半導体パッケージは第２図のように、容
量素子２−４を空所２−３に入れるためには容量素子２
−４の大きさだけ空所２−３を大きくする必要かあり、
半導体パッケージの大きさが大きくなる。また第３図の
ように容量素子３−３をキャップ３−１の凹所３−２に
入れるためには、キャップ３−１の厚みを厚くしなけれ
ばならす、そのため半導体パッケージの大きさが大きく
なる。またキャップ３−１側に容量素子３−３があるた
めにＴＡＢＩＣのダイをキャップに接着することができ
ず、ＴＡＢＩＣの発生する熱をキャップ側から放出する
という効率の良い方法が使えないという欠点がある。
量素子２−４を空所２−３に入れるためには容量素子２
−４の大きさだけ空所２−３を大きくする必要かあり、
半導体パッケージの大きさが大きくなる。また第３図の
ように容量素子３−３をキャップ３−１の凹所３−２に
入れるためには、キャップ３−１の厚みを厚くしなけれ
ばならす、そのため半導体パッケージの大きさが大きく
なる。またキャップ３−１側に容量素子３−３があるた
めにＴＡＢＩＣのダイをキャップに接着することができ
ず、ＴＡＢＩＣの発生する熱をキャップ側から放出する
という効率の良い方法が使えないという欠点がある。
本発明の半導体パッケージは、配線基板と、該配線基板
にフェイスダウンで実装されるＴＡＢＩＣと、該ＴＡＢ
Ｉ Ｃのダイと接着されかつ該配線基板とで該ＴＡＢ
ＩＣを密封するキャップとからなる半導体パッケージに
おいて前記配線基板の内部に少なくとも１個の受動素子
を設け該配線基板の端子に接続されたことを備えて構成
される。
にフェイスダウンで実装されるＴＡＢＩＣと、該ＴＡＢ
Ｉ Ｃのダイと接着されかつ該配線基板とで該ＴＡＢ
ＩＣを密封するキャップとからなる半導体パッケージに
おいて前記配線基板の内部に少なくとも１個の受動素子
を設け該配線基板の端子に接続されたことを備えて構成
される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構造を示す縦断面図である
。配線基板１−１の表面のＴＡＢＩＣＩ−２の実装部の
周囲にはＴＡＢＩＣＩ−２のり−ド１−３に接続される
リード用バット１−４が形成されており、内部配線１−
５によって入出力用パッド１−６と接続されている。ま
た配線基板１１の内部には厚膜印刷法により容量素子１
−７が形成され、一方はＴＡＢＩＣの接地端子に、他方
は電源端子に内部配線１−５を通して接続されている。
。配線基板１−１の表面のＴＡＢＩＣＩ−２の実装部の
周囲にはＴＡＢＩＣＩ−２のり−ド１−３に接続される
リード用バット１−４が形成されており、内部配線１−
５によって入出力用パッド１−６と接続されている。ま
た配線基板１１の内部には厚膜印刷法により容量素子１
−７が形成され、一方はＴＡＢＩＣの接地端子に、他方
は電源端子に内部配線１−５を通して接続されている。
ＴＡＢＩＣＩ−２は配線基板１−１にフェイスダウンで
実装され、ＴＡＢＩＣｌ−２のリード１−３はリード用
パッド１−４に接続される。ＴＡＢＩＣＩ−２のダイは
キャップ１−９に接着され、キャップ１−９は配線基板
１−１と接着されＴＡＢＩＣＩ−２を密封する。
実装され、ＴＡＢＩＣｌ−２のリード１−３はリード用
パッド１−４に接続される。ＴＡＢＩＣＩ−２のダイは
キャップ１−９に接着され、キャップ１−９は配線基板
１−１と接着されＴＡＢＩＣＩ−２を密封する。
また容量素子１−７のかわりに、あるいは容量素子１−
７に加えて抵抗素子１−８を内部に形成することもでき
る。本実施例は配線基板内に容量素子と抵抗素子を各々
１個づつ形成した例である。図中の例では、リード用パ
ッド１−４は約１００μｍＸ５００μｍの金のパッドで
ＴＡＢＩＣのリート１−３にボンディングによって接続
される。配線基板１−１は比誘電率ε、が約６のセラミ
ックグリーンシートを約２０層重ね合わせて作られてお
り、内部導体は金（Ａｕ）又は銀−パラジウム＜Ａｇ−
Ｐｄ）のグリーンシート上への印刷によって形成される
。この時のパターンの寸法は線福約１００μｍ厚み約１
０μｍ程度である。容量素子１−７は約ｌＸ１０’ＰＦ
の容量を持ち、抵抗素子１−８は約５０Ωである。
７に加えて抵抗素子１−８を内部に形成することもでき
る。本実施例は配線基板内に容量素子と抵抗素子を各々
１個づつ形成した例である。図中の例では、リード用パ
ッド１−４は約１００μｍＸ５００μｍの金のパッドで
ＴＡＢＩＣのリート１−３にボンディングによって接続
される。配線基板１−１は比誘電率ε、が約６のセラミ
ックグリーンシートを約２０層重ね合わせて作られてお
り、内部導体は金（Ａｕ）又は銀−パラジウム＜Ａｇ−
Ｐｄ）のグリーンシート上への印刷によって形成される
。この時のパターンの寸法は線福約１００μｍ厚み約１
０μｍ程度である。容量素子１−７は約ｌＸ１０’ＰＦ
の容量を持ち、抵抗素子１−８は約５０Ωである。
キャップ１−９はコバール（Ｋ○ＶＡＲ）又は銅タング
ステン合金（Ｃｕ−Ｗ合金）で作られており、キャップ
１−９と配線基板１−１の接続は金−Ｍ ＜ Ａ ｕ
−Ｓ ｎ ）のろう剤により固着され、もしくはキャッ
プ１−９がコバールの場合はシーム溶接で固着すること
もできる。この時、キャップの大きさは１０〜１５ｍｍ
角で厚が約１關である。配線基板上のリード用のパッド
１−４は直径１００〜２００μｍのスルーホールにより
配線基板内の導体パターンに接続され、さらにスルーホ
ールを介して配線基板裏面の入出力用パッド１６（約５
００μｍ角）に接続されている。
ステン合金（Ｃｕ−Ｗ合金）で作られており、キャップ
１−９と配線基板１−１の接続は金−Ｍ ＜ Ａ ｕ
−Ｓ ｎ ）のろう剤により固着され、もしくはキャッ
プ１−９がコバールの場合はシーム溶接で固着すること
もできる。この時、キャップの大きさは１０〜１５ｍｍ
角で厚が約１關である。配線基板上のリード用のパッド
１−４は直径１００〜２００μｍのスルーホールにより
配線基板内の導体パターンに接続され、さらにスルーホ
ールを介して配線基板裏面の入出力用パッド１６（約５
００μｍ角）に接続されている。
以上説明した様に本発明は、配線基板の内層に容量素子
または抵抗素子を形成することにより配線基板上に部品
を載せる必要が全く無い。また、ＴＡＢＩＣをフェイス
ダウンで実装し、ＴＡＢ ＩＣのダイをキャップに接着
している。かようなことによりＴＡＢＩＣの発生する熱
をキャップを通して効率良く放出することができるとい
う効果がある。
または抵抗素子を形成することにより配線基板上に部品
を載せる必要が全く無い。また、ＴＡＢＩＣをフェイス
ダウンで実装し、ＴＡＢ ＩＣのダイをキャップに接着
している。かようなことによりＴＡＢＩＣの発生する熱
をキャップを通して効率良く放出することができるとい
う効果がある。
第１図は本発明の一実施例の構造を示す縦断面図、第２
図および第３図は従来の技術による半導体パッケージ構
造の一例を示す縦断面図である。 １−１・・・配線基板、１−２・・・ＴＡＢＩＣｌｌ−
３・・・リード、１−４・・・リード用パッド、１−５
・・・内部配線、１−６・・・入出力用パッド、１−７
・・・容量素子、１−８・・・抵抗素子、１−９・・・
キャップ。
図および第３図は従来の技術による半導体パッケージ構
造の一例を示す縦断面図である。 １−１・・・配線基板、１−２・・・ＴＡＢＩＣｌｌ−
３・・・リード、１−４・・・リード用パッド、１−５
・・・内部配線、１−６・・・入出力用パッド、１−７
・・・容量素子、１−８・・・抵抗素子、１−９・・・
キャップ。
Claims (1)
- 【特許請求の範囲】 １ 配線基板と、該配線基板にフェイスダウンで実装さ
れるＴＡＢＩＣと、該ＴＡＢＩＣのダイと接着されかつ
該配線基板とで該ＴＡＢＩＣを密封するキャップとから
なる半導体パッケージにおいて、前記配線基板の内部に
少なくとも１個の受動素子を設け該配線基板の端子に接
続されたことを特徴とする半導体パッケージ。 ２ 該受動素子が容量素子である特許請求の範囲第１項
記載の半導体パッケージ。 ３ 該受動素子が抵抗素子である特許請求の範囲第１項
記載の半導体パッケージ。 ４ 該受動素子が容量素子および抵抗素子である特許請
求の範囲第１項記載の半導体パッケージ。 ５ 該受動素子が容量素子であってそのうちあらかじめ
定められた該容量素子の一端が該配線基板の接地端子に
接続された特許請求の範囲第１項記載の半導体パッケー
ジ。 ６ 該受動素子が容量素子と抵抗素子であつてそのうち
あらかじめ定められた該容量素子の一端が該配線基板の
接地端子に接続された特許請求の範囲第１項記載の半導
体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021305A JPH03225859A (ja) | 1990-01-30 | 1990-01-30 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021305A JPH03225859A (ja) | 1990-01-30 | 1990-01-30 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225859A true JPH03225859A (ja) | 1991-10-04 |
Family
ID=12051440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021305A Pending JPH03225859A (ja) | 1990-01-30 | 1990-01-30 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701033A (en) * | 1995-03-20 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS557346B2 (ja) * | 1975-08-27 | 1980-02-25 | ||
| JPS61285739A (ja) * | 1985-06-12 | 1986-12-16 | Sumitomo Electric Ind Ltd | 高密度実装形セラミツクｉｃパツケ−ジ |
| JPS6453568A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Semiconductor package |
-
1990
- 1990-01-30 JP JP2021305A patent/JPH03225859A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS557346B2 (ja) * | 1975-08-27 | 1980-02-25 | ||
| JPS61285739A (ja) * | 1985-06-12 | 1986-12-16 | Sumitomo Electric Ind Ltd | 高密度実装形セラミツクｉｃパツケ−ジ |
| JPS6453568A (en) * | 1987-08-25 | 1989-03-01 | Nec Corp | Semiconductor package |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701033A (en) * | 1995-03-20 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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