JPS58219757A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58219757A JPS58219757A JP57103304A JP10330482A JPS58219757A JP S58219757 A JPS58219757 A JP S58219757A JP 57103304 A JP57103304 A JP 57103304A JP 10330482 A JP10330482 A JP 10330482A JP S58219757 A JPS58219757 A JP S58219757A
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- JP
- Japan
- Prior art keywords
- package
- semiconductor device
- unit
- envelope
- stacked
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ノ臂ツケージの両側面より外部導出リード
の引き出される外囲器を有する半導体装置に関する。
の引き出される外囲器を有する半導体装置に関する。
電子機器の小型化・、多機能化が近年急速に進んでおり
、それに伴い、各種半導体装置をいかに高密度に実装す
るかについて様々な技術的検討がなされている。現在、
こういった高密度実装技術の中で実用化されているもの
にＴＡＢ技術と呼ばれるものがある・ このＴＡＢ技術とは、第１図に示すようにチップ部に孔
１１を有する長尺のポリイミドテープ１２に銅箔等でリ
ードパターン１３を形式し、このリードパターン１３の
フィンガリード１４と呼ばれる先端部を上記孔１１にお
いて突出させておき、これに、金のバンプ１５を上面に
有する半導体チ、ノ１６を、連続的にボンディングして
ゆくもので、その後、図のａ −ａ’でフィンガーリー
ド１４を切断し、基板上の導体やリードフレームに接続
する技術である。このＴＡＢ技術は、一般のＤＩＰ （
デュアルインライン）のパッケージのものに比べ形状を
、数分の工程度に小型化できるが、半導体チップノロに
金等によってバング１５を形成する必要がある。このバ
ンプ１５の形成工程は高度な技術を必要とする。また、
このＴＡＢ技術による実装は、組み立て技術が特殊で汎
用性に難点がある。
、それに伴い、各種半導体装置をいかに高密度に実装す
るかについて様々な技術的検討がなされている。現在、
こういった高密度実装技術の中で実用化されているもの
にＴＡＢ技術と呼ばれるものがある・ このＴＡＢ技術とは、第１図に示すようにチップ部に孔
１１を有する長尺のポリイミドテープ１２に銅箔等でリ
ードパターン１３を形式し、このリードパターン１３の
フィンガリード１４と呼ばれる先端部を上記孔１１にお
いて突出させておき、これに、金のバンプ１５を上面に
有する半導体チ、ノ１６を、連続的にボンディングして
ゆくもので、その後、図のａ −ａ’でフィンガーリー
ド１４を切断し、基板上の導体やリードフレームに接続
する技術である。このＴＡＢ技術は、一般のＤＩＰ （
デュアルインライン）のパッケージのものに比べ形状を
、数分の工程度に小型化できるが、半導体チップノロに
金等によってバング１５を形成する必要がある。このバ
ンプ１５の形成工程は高度な技術を必要とする。また、
このＴＡＢ技術による実装は、組み立て技術が特殊で汎
用性に難点がある。
上記のような、ＴＡＢ技術の他に、チップキャリアタイ
プパッケージによる高密度実装化が行なわれる場合があ
る。このチップキャリアタイプパッケージという′のは
、例えば第２図に示すように、内部に半導体チップを収
納した平形のセラミック製外囲器１７の周囲に溝部１８
．１８・・・を設け、内部の半導体チップと接続した金
属電極１９．１９・・・を、この溝部１８．１８・・・
がら上記外囲器１７底面にかけて形成したものである。
プパッケージによる高密度実装化が行なわれる場合があ
る。このチップキャリアタイプパッケージという′のは
、例えば第２図に示すように、内部に半導体チップを収
納した平形のセラミック製外囲器１７の周囲に溝部１８
．１８・・・を設け、内部の半導体チップと接続した金
属電極１９．１９・・・を、この溝部１８．１８・・・
がら上記外囲器１７底面にかけて形成したものである。
このようなチップキャリアタイプパッケージ２０は例え
ば第３図に示すように、基板２１上に形成された導体パ
ターン２２と、金属電極１９．１９・・・の下部とを半
田付けして実装する。
ば第３図に示すように、基板２１上に形成された導体パ
ターン２２と、金属電極１９．１９・・・の下部とを半
田付けして実装する。
このようにして実装するチップキャリアタイプのものも
、パッケージが小型で、かつ外部の基板２１と金属電極
１９．１９・・・との接続部は、殆んど面積を専有せず
高密度実装が可能である。
、パッケージが小型で、かつ外部の基板２１と金属電極
１９．１９・・・との接続部は、殆んど面積を専有せず
高密度実装が可能である。
しかし、この場合は、パッケージそのものの構造が特殊
であり、組立コストが高いという欠点がある。
であり、組立コストが高いという欠点がある。
この発明は上記のような点に鑑みなされたもので、従来
の半導体装置の製造設備を用いて製造可能であり、安価
で高密度実装可能な半導体装置を提供しようとするもの
である。
の半導体装置の製造設備を用いて製造可能であり、安価
で高密度実装可能な半導体装置を提供しようとするもの
である。
すなわち、この発明に係る半導体装置は、現在広く用い
られているＤＩＰ型の７４’ツケージの半導体装置を複
数積層するようにしたものである。
られているＤＩＰ型の７４’ツケージの半導体装置を複
数積層するようにしたものである。
〔発明の実施例〕、、。
以下図面を参照してこの発明の一実施例につき説明する
。第４図はサーディツプタイグのＤＩＰ型パッケージに
おける本体の蓋を除いた断面図で、本体のアルミナ製基
台３１の上に半導体チップ３２が接着し、基台３１の両
側面に低融点ガラス３３によって固定された外部導出リ
ード３４と半導体チップ３２をワイヤデンディングした
ものである。このような半導体装置の外囲器を単位外囲
器３０として、第５図に示すように複数積み重ねる。こ
の際、上段となる単位外囲器３０の本体裏面に凹部３５
を形成しておき、上段の単位外囲器３０が下段の単位外
囲器３０を封止するように重ね、最上段の単位外囲器３
０はアルミナ製の蓋３６で封止する。
。第４図はサーディツプタイグのＤＩＰ型パッケージに
おける本体の蓋を除いた断面図で、本体のアルミナ製基
台３１の上に半導体チップ３２が接着し、基台３１の両
側面に低融点ガラス３３によって固定された外部導出リ
ード３４と半導体チップ３２をワイヤデンディングした
ものである。このような半導体装置の外囲器を単位外囲
器３０として、第５図に示すように複数積み重ねる。こ
の際、上段となる単位外囲器３０の本体裏面に凹部３５
を形成しておき、上段の単位外囲器３０が下段の単位外
囲器３０を封止するように重ね、最上段の単位外囲器３
０はアルミナ製の蓋３６で封止する。
上記で使用する単位外囲器３０の基台３１は現在広く使
用されているいわゆるサーディツプ（ｃ＠ｒ−ＤＩＰ
）タイグパ、ケージの製造装置で安価に形成でき、第５
図に示す装置は、ダイマウ ゛ントされた上記の安価な
単位外囲器３０の基台３１と、ワイヤデンディングされ
た外部導出リード３４とを順次低融点ガラスを挾んで積
層し、従来のサーディップタイグパ、ケージ用の炉等の
組み立て装置に通すことにより製造できる。
用されているいわゆるサーディツプ（ｃ＠ｒ−ＤＩＰ
）タイグパ、ケージの製造装置で安価に形成でき、第５
図に示す装置は、ダイマウ ゛ントされた上記の安価な
単位外囲器３０の基台３１と、ワイヤデンディングされ
た外部導出リード３４とを順次低融点ガラスを挾んで積
層し、従来のサーディップタイグパ、ケージ用の炉等の
組み立て装置に通すことにより製造できる。
すなわち一般的で汎用性のある設備を利用し、少い工程
数で低摩に製造することができるものである。
数で低摩に製造することができるものである。
そして、この第５図に示す装置では半導体チ、プ３２と
外部導出リード３４のデンディングされているノ！ッケ
ージの本体が積層されており、通常のＤＩＰ Ｗパ、ケ
ージの半導体装置をプリント基板等へ実装する場合に比
ベプリント基板での専有面積を著しく減少させることが
できる。
外部導出リード３４のデンディングされているノ！ッケ
ージの本体が積層されており、通常のＤＩＰ Ｗパ、ケ
ージの半導体装置をプリント基板等へ実装する場合に比
ベプリント基板での専有面積を著しく減少させることが
できる。
第６図には上記のような半導体装置をプリントる。
また、第５図の場合では、上段の単位外囲器′ ３０裏
面に凹部３５を設けその直下の単位外囲器３０を封止す
るようにしたが、第７図に示すように、それぞれの単位
外囲器３０は封止用の蓋３１′付のものとして、それぞ
れの単位外囲器３０の本体を接着剤等で固定しても良い
。
面に凹部３５を設けその直下の単位外囲器３０を封止す
るようにしたが、第７図に示すように、それぞれの単位
外囲器３０は封止用の蓋３１′付のものとして、それぞ
れの単位外囲器３０の本体を接着剤等で固定しても良い
。
上記のようなサーディツプタイプの単位外囲器３０を多
段に積層するものは、比較的低摩で高い信頼性の気密封
止を行なうことができるが、サーディップタイグ程の高
信頼性を要求されない半導体素子には、例えば第８図に
示すよ、うに樹脂封止型パッケージの単位外囲器３８を
多段に積層するようにしても良い。この場合もパッケー
ジの本体３９を重ねることにより、特別のアセンブリ技
術や高度な技術を用いずに低摩に高密度実装可能な半導
体装置を製造できる。
段に積層するものは、比較的低摩で高い信頼性の気密封
止を行なうことができるが、サーディップタイグ程の高
信頼性を要求されない半導体素子には、例えば第８図に
示すよ、うに樹脂封止型パッケージの単位外囲器３８を
多段に積層するようにしても良い。この場合もパッケー
ジの本体３９を重ねることにより、特別のアセンブリ技
術や高度な技術を用いずに低摩に高密度実装可能な半導
体装置を製造できる。
なお、単位外囲器３８を積層する際、本体の位置合わせ
が容易なように単位外囲器３８の本体それぞれに継合部
を設ければざらに良い。
が容易なように単位外囲器３８の本体それぞれに継合部
を設ければざらに良い。
以上のようにこの発明によれは、グイマウントされた半
導体チップおよびワイヤビンディングされたリードフレ
ームを含む単位外囲器を複数積層することにより、安価
で高密度実装可能な半導体装置を提供できる。
導体チップおよびワイヤビンディングされたリードフレ
ームを含む単位外囲器を複数積層することにより、安価
で高密度実装可能な半導体装置を提供できる。
第１図は従来の半導体装置を説明する断面図、第２図は
従来の半導体装置を示す斜視図、第３図は従来の半導体
装置を示す断面図、第４図はこの発明の一実施例を説明
する断面図、第５図はこの発明の一実施例を示す断面図
、第６図はその実装状態を示す斜視図、第７図および第
８図はそれぞれこの発明の他の実施例を示す断面図であ
る。 ３０．３８・・・単位外囲器、３１・・・基台、３１′
。 ３６・・・蓋、３２・・・半導体チップ、３３・・・低
融点ガラス、３４・・・外部導出リード。 出願人代理人 弁理士 鈴 江 武 彦第４図
従来の半導体装置を示す斜視図、第３図は従来の半導体
装置を示す断面図、第４図はこの発明の一実施例を説明
する断面図、第５図はこの発明の一実施例を示す断面図
、第６図はその実装状態を示す斜視図、第７図および第
８図はそれぞれこの発明の他の実施例を示す断面図であ
る。 ３０．３８・・・単位外囲器、３１・・・基台、３１′
。 ３６・・・蓋、３２・・・半導体チップ、３３・・・低
融点ガラス、３４・・・外部導出リード。 出願人代理人 弁理士 鈴 江 武 彦第４図
Claims (3)
- （１）半導体チ、７″を載置し或は収納しこの半導体チ
ップに接続する外部導出リードを両側面に有する複数の
単位外囲器を具備し、上記単位外囲器は積層して一体化
されていることを特徴とする半導体装置。 - （２）上記単位外囲器は上段側の単位外囲器の底面がこ
の単位外囲器直下の単位外囲器を封止して積層し、最上
段の単位外囲器はこの単位外囲器封止用の蓋を備えてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （３） 上記単位外囲器はサーディ、グ型のものであ
ることを特徴とする特許請求の範囲第１項ま・匙は第２
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103304A JPS58219757A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103304A JPS58219757A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219757A true JPS58219757A (ja) | 1983-12-21 |
Family
ID=14350488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103304A Pending JPS58219757A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219757A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988008203A1 (en) * | 1987-04-17 | 1988-10-20 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| JPH0197615U (ja) * | 1987-11-26 | 1989-06-29 | ||
| US4953005A (en) * | 1987-04-17 | 1990-08-28 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| US5514907A (en) * | 1995-03-21 | 1996-05-07 | Simple Technology Incorporated | Apparatus for stacking semiconductor chips |
| US6380616B1 (en) | 1998-01-15 | 2002-04-30 | Infineon Technologies Ag | Semiconductor component with a number of substrate layers and at least one semiconductor chip, and method of producing the semiconductor component |
| US6683373B1 (en) * | 1999-08-02 | 2004-01-27 | Alcatel | Method of modifying connecting leads and thinning bases of encapsulated modular electronic components to obtain a high-density module, and a module obtained thereby |
| US6806120B2 (en) | 2001-03-27 | 2004-10-19 | Staktek Group, L.P. | Contact member stacking system and method |
| US6919626B2 (en) | 1992-12-11 | 2005-07-19 | Staktek Group L.P. | High density integrated circuit module |
| US7066741B2 (en) | 1999-09-24 | 2006-06-27 | Staktek Group L.P. | Flexible circuit connector for stacked chip module |
-
1982
- 1982-06-16 JP JP57103304A patent/JPS58219757A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988008203A1 (en) * | 1987-04-17 | 1988-10-20 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| US4862249A (en) * | 1987-04-17 | 1989-08-29 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| US4953005A (en) * | 1987-04-17 | 1990-08-28 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| JPH0197615U (ja) * | 1987-11-26 | 1989-06-29 | ||
| US6919626B2 (en) | 1992-12-11 | 2005-07-19 | Staktek Group L.P. | High density integrated circuit module |
| US5514907A (en) * | 1995-03-21 | 1996-05-07 | Simple Technology Incorporated | Apparatus for stacking semiconductor chips |
| USRE36916E (en) * | 1995-03-21 | 2000-10-17 | Simple Technology Incorporated | Apparatus for stacking semiconductor chips |
| US6380616B1 (en) | 1998-01-15 | 2002-04-30 | Infineon Technologies Ag | Semiconductor component with a number of substrate layers and at least one semiconductor chip, and method of producing the semiconductor component |
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| US6806120B2 (en) | 2001-03-27 | 2004-10-19 | Staktek Group, L.P. | Contact member stacking system and method |
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