JPH03225870A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH03225870A JPH03225870A JP2018920A JP1892090A JPH03225870A JP H03225870 A JPH03225870 A JP H03225870A JP 2018920 A JP2018920 A JP 2018920A JP 1892090 A JP1892090 A JP 1892090A JP H03225870 A JPH03225870 A JP H03225870A
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- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
木定明は、超小型のへテロ接合バイポーラトランジスタ
の製造ｈ７去（こ関する。
の製造ｈ７去（こ関する。
（従来の技術）
ヘテロ接合バイポーラトランジスタは高性能をＨするも
のとして注目され、特に化合物半導体を用いたヘテロ接
合バイポーラトランジスタの研究開発が盛んに行われて
いる。近年は、シリコン系のバイポーラトランジスタに
おいてもヘテロ接合を導入する技術開発か進められてい
る。シリコン系のへテロ接合バイポーラトランジスタと
してこれまで報古されているものに、例えば第４図に小
ずもの（１９８８１ＥＤＭ ＤｊｇｅｓｔｏｒＴｃｃ
ｈｎｉｃａｌ Ｐａｐｃｒｓ 、 ｐ、５６６ 、
Ｊ、 Ｆ。
のとして注目され、特に化合物半導体を用いたヘテロ接
合バイポーラトランジスタの研究開発が盛んに行われて
いる。近年は、シリコン系のバイポーラトランジスタに
おいてもヘテロ接合を導入する技術開発か進められてい
る。シリコン系のへテロ接合バイポーラトランジスタと
してこれまで報古されているものに、例えば第４図に小
ずもの（１９８８１ＥＤＭ ＤｊｇｅｓｔｏｒＴｃｃ
ｈｎｉｃａｌ Ｐａｐｃｒｓ 、 ｐ、５６６ 、
Ｊ、 Ｆ。
Ｇ １ｂｂｏｎｓ、 ｃｔ ａｌ ）や第５図に示すも
の（１９８９Ｓｙｍｐ、ＶＬＳ］ Ｔｅｃｈ、Ｄｉｇ
ｃｓｔｏｒＴｅｃｈｎｉｃａｌＰａｐｅｒｓ 、 ｐ、
９５． Ｇ、 Ｌ、 ＰａＬＬｏｎ ｅｔ ａｔ ）か
ある。これらはいずれも、ベース層にシリコンよりバン
ドギャップの狭い歪エピタキシャル層であるシリコン・
ゲルマニウム合金層を用いる。
の（１９８９Ｓｙｍｐ、ＶＬＳ］ Ｔｅｃｈ、Ｄｉｇ
ｃｓｔｏｒＴｅｃｈｎｉｃａｌＰａｐｅｒｓ 、 ｐ、
９５． Ｇ、 Ｌ、 ＰａＬＬｏｎ ｅｔ ａｔ ）か
ある。これらはいずれも、ベース層にシリコンよりバン
ドギャップの狭い歪エピタキシャル層であるシリコン・
ゲルマニウム合金層を用いる。
第４図の素子では、コレクタ層となるｎ型シリコン層４
２上全面にベース層となるｐ型シリコン・ゲルマニウム
合金層４３、エミッタ層となるｎ型シリコン層４４か順
次エピタキシャル成長させている。エピタキシャル成長
工程後、ｐ゛型ベース層４５か拡散形成され、その後素
子領域の周囲はメサエッチングにより除去されている。
２上全面にベース層となるｐ型シリコン・ゲルマニウム
合金層４３、エミッタ層となるｎ型シリコン層４４か順
次エピタキシャル成長させている。エピタキシャル成長
工程後、ｐ゛型ベース層４５か拡散形成され、その後素
子領域の周囲はメサエッチングにより除去されている。
第５図の素子では、ｎ゛型埋込み層５２を介してコレク
タ層となるｎ型シリコン層５３かエピタキシャル成長に
より形成され、この上に素子領域を囲む絶縁膜５６かパ
ターン形成される。そして素子頭載開口部から絶縁膜５
６上に延在するように、ベース引出し電極となるｐ＋型
多結晶シリコン層５７がパターン形成され、その後ベー
ス層となるｐ型シリコン・ゲルマニウム合金層５４がエ
ピタキシャル成長により形成され、さらに絶縁膜５８に
よりエミッタ開口か形成され、多結晶シリコン・エミッ
タ層５５か形成されている。
タ層となるｎ型シリコン層５３かエピタキシャル成長に
より形成され、この上に素子領域を囲む絶縁膜５６かパ
ターン形成される。そして素子頭載開口部から絶縁膜５
６上に延在するように、ベース引出し電極となるｐ＋型
多結晶シリコン層５７がパターン形成され、その後ベー
ス層となるｐ型シリコン・ゲルマニウム合金層５４がエ
ピタキシャル成長により形成され、さらに絶縁膜５８に
よりエミッタ開口か形成され、多結晶シリコン・エミッ
タ層５５か形成されている。
Ｌかしなからこれら従来のシリコン系へテロ接合バイポ
ーラトランジスタにはそれぞれ次のよう一難点かある。
ーラトランジスタにはそれぞれ次のよう一難点かある。
第４図の素子では、外部ベース層４５のコレクタ層４２
との接合面積か大きく、トランジスタのスイッチング時
間に影響を与えるコレクタ・ベース接合容量が大きいも
のとなる。第５図の素子では、絶縁膜５６によって素子
領域を限定し２ているため、第４図に比べるとベース・
コレクタ接合容量は小さくできる。しかし、エミッタ領
域に人きい段差（凹凸））が形成されるため、電極配線
の段切れ等が問題となる。またベース引出し電極となる
多結晶シリコンとトランジスタの真性ＧＢ域の距離はマ
スク寸法によって決定されるため、制御性か低く、この
距離か大きくなってベース抵抗か高くなるという問題も
ある。
との接合面積か大きく、トランジスタのスイッチング時
間に影響を与えるコレクタ・ベース接合容量が大きいも
のとなる。第５図の素子では、絶縁膜５６によって素子
領域を限定し２ているため、第４図に比べるとベース・
コレクタ接合容量は小さくできる。しかし、エミッタ領
域に人きい段差（凹凸））が形成されるため、電極配線
の段切れ等が問題となる。またベース引出し電極となる
多結晶シリコンとトランジスタの真性ＧＢ域の距離はマ
スク寸法によって決定されるため、制御性か低く、この
距離か大きくなってベース抵抗か高くなるという問題も
ある。
（発明か解決しようとする課題）
以上のように従来提案されているシリコン系の・＼テロ
接ｔ７バイポーラトランジスタにおいては、ベース・コ
レクタ接合容量か大きいため十分な高性能化か出来す、
或いはトランジスタ表面の凹凸が大きいため高信頼性化
か難しい、ベース抵抗を低く抑えることが難しい、とい
った問題があった。
接ｔ７バイポーラトランジスタにおいては、ベース・コ
レクタ接合容量か大きいため十分な高性能化か出来す、
或いはトランジスタ表面の凹凸が大きいため高信頼性化
か難しい、ベース抵抗を低く抑えることが難しい、とい
った問題があった。
本発明は、この様な問題を解決して高性能および高信頼
性を実現できるヘテロ接合バイポーラトランジスタの製
造方法を提供することを目的とする。
性を実現できるヘテロ接合バイポーラトランジスタの製
造方法を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明に係るヘテロ接合バイポーラトランジスタの製造
方法は、 基板にコレクタ層となる第１導電型の第１の半導体層を
形成する工程、 第１の半導体層の不要部分を選択エツチングして溝を形
成し、この溝に絶縁膜を埋め込む工程、第１の半導体層
およびその周囲の絶縁膜上に第１の半導体層よりバンド
ギャップの狭いベース層となる第２の半導体層を形成す
る工程、および第２の半導体層上にエミッタ層となる第
１導電型の第３の半導体層を形成する工程、 を６漬えたことを特徴とする。
方法は、 基板にコレクタ層となる第１導電型の第１の半導体層を
形成する工程、 第１の半導体層の不要部分を選択エツチングして溝を形
成し、この溝に絶縁膜を埋め込む工程、第１の半導体層
およびその周囲の絶縁膜上に第１の半導体層よりバンド
ギャップの狭いベース層となる第２の半導体層を形成す
る工程、および第２の半導体層上にエミッタ層となる第
１導電型の第３の半導体層を形成する工程、 を６漬えたことを特徴とする。
（作用）
本発明の方１去によれば、予めコレクタ層となる第１の
半導体層の不要部分に溝形成と絶縁膜埋込みか仁われ、
これにより平坦化された状態で素子領域か限定されたウ
ェハが得られる。そしてこのウェハ上にバンドギャップ
の狭いベース層となる第２の半導体層か形成され、続い
てエミッタ層となる第３の半導体層が形成される。従っ
て、ベース・コレクタ接合面積は必要最小限の値まで低
減され、また凹凸のない表面状態か得られる。以上によ
り、超小型のへテロ接合バイポーラトランジスタの高性
能化と高信頓性化か図られる。
半導体層の不要部分に溝形成と絶縁膜埋込みか仁われ、
これにより平坦化された状態で素子領域か限定されたウ
ェハが得られる。そしてこのウェハ上にバンドギャップ
の狭いベース層となる第２の半導体層か形成され、続い
てエミッタ層となる第３の半導体層が形成される。従っ
て、ベース・コレクタ接合面積は必要最小限の値まで低
減され、また凹凸のない表面状態か得られる。以上によ
り、超小型のへテロ接合バイポーラトランジスタの高性
能化と高信頓性化か図られる。
（実施例）
以ド、本発明の詳細な説明する。
第１図（ａ）〜＜ｐ＞は本発明をシリコン系へテロ接合
バイポーラトランジスタに適用した実施例の製造上程を
示す。ｐ−型シリコン単結晶基板１の表面に、Ａｓをト
ープしてコレクタ埋込み層となるｎ゛型ｊ脅２を形成し
た後、コレクタ層となるｎ−型層をエピタキシャル成長
させる（第１図（ａ））。ｒｌ 型層３は朕厚４００
０人とする。次いてレジスト・マスクを用いた反応性イ
オンエツチング法によって素子分離領域に基板１に達す
る深さの満４、を形成する。溝４．の内部および外部の
ｎ−型層３表面には熱酸化によりシリコン酸化膜６を形
成する。満４□の底部には反転防止の為、ボロンのイオ
ン注入によりｐ＋型層５を形成する（第１図（ｂ））。
バイポーラトランジスタに適用した実施例の製造上程を
示す。ｐ−型シリコン単結晶基板１の表面に、Ａｓをト
ープしてコレクタ埋込み層となるｎ゛型ｊ脅２を形成し
た後、コレクタ層となるｎ−型層をエピタキシャル成長
させる（第１図（ａ））。ｒｌ 型層３は朕厚４００
０人とする。次いてレジスト・マスクを用いた反応性イ
オンエツチング法によって素子分離領域に基板１に達す
る深さの満４、を形成する。溝４．の内部および外部の
ｎ−型層３表面には熱酸化によりシリコン酸化膜６を形
成する。満４□の底部には反転防止の為、ボロンのイオ
ン注入によりｐ＋型層５を形成する（第１図（ｂ））。
素子分離用溝４□には、多結晶シリコン層７を埋め込む
（第１図（Ｃ））。
（第１図（Ｃ））。
次に、ｎ”型層３のうち、素子領域およびコレクタ取出
し領域として必要な部分を残してその周囲を選択エツチ
ングにより除去して、満４□を形成する（第１図（ｄ）
）。そして、全面にＣＶＤ法によりシリコン酸化膜８を
堆積し、レジスト等により表面を平坦化した後エッチハ
ックして、満４２にシリコン酸化膜８を埋込み形成し、
ｎ−型層３の表面のシリコン酸化膜６をエツチング除去
する（第１図（ｅ））。
し領域として必要な部分を残してその周囲を選択エツチ
ングにより除去して、満４□を形成する（第１図（ｄ）
）。そして、全面にＣＶＤ法によりシリコン酸化膜８を
堆積し、レジスト等により表面を平坦化した後エッチハ
ックして、満４２にシリコン酸化膜８を埋込み形成し、
ｎ−型層３の表面のシリコン酸化膜６をエツチング除去
する（第１図（ｅ））。
こうして平坦化されたウェハのｎ−皇位３およびその周
囲のシリコン酸化膜８上に、ベース層となるｐ型、リコ
シ・ケルマニウム合金層９をエピタキシャル成長させる
（第１図り「））。具体的には例えば、分子線エピタキ
シー法を用い、Ｂを同１、、ｌｊにドープしながら、ゲ
ルマニウムを２００６ ｋ有する、歪エピタキシャル層
としてのｐ型シリコン・′ｒルマニウム音全金層９形成
する。Ｂ濃度は］ Ｘ １．１）パ２・” ｃｍ ’程
度とする。続いて、エミッタ［・ごとなるｎ型シ１１コ
〉層１０を５００人、エミッタ・ニータクト轡となるｎ
−型シリコン層１１を’、 ［ｊ ［−１０人、Ｉｌｌ
ｌｌ目次エビタンヤル成長させる（第１図（ｇ））。例
えばｎ型シリコン層１０は、Ａｓを］＼Ｉ Ｌｌ ｉ
８ 、、、／ ｃｍ（の濃度含み、ｎ′型ンソリン１ｍ
１１． ！：同しくＡｓをＩ Ｘ １０２０／′ｃｍ
’含むものとする。
囲のシリコン酸化膜８上に、ベース層となるｐ型、リコ
シ・ケルマニウム合金層９をエピタキシャル成長させる
（第１図り「））。具体的には例えば、分子線エピタキ
シー法を用い、Ｂを同１、、ｌｊにドープしながら、ゲ
ルマニウムを２００６ ｋ有する、歪エピタキシャル層
としてのｐ型シリコン・′ｒルマニウム音全金層９形成
する。Ｂ濃度は］ Ｘ １．１）パ２・” ｃｍ ’程
度とする。続いて、エミッタ［・ごとなるｎ型シ１１コ
〉層１０を５００人、エミッタ・ニータクト轡となるｎ
−型シリコン層１１を’、 ［ｊ ［−１０人、Ｉｌｌ
ｌｌ目次エビタンヤル成長させる（第１図（ｇ））。例
えばｎ型シリコン層１０は、Ａｓを］＼Ｉ Ｌｌ ｉ
８ 、、、／ ｃｍ（の濃度含み、ｎ′型ンソリン１ｍ
１１． ！：同しくＡｓをＩ Ｘ １０２０／′ｃｍ
’含むものとする。
天に、ＣＶ Ｄ法によりン１１コン酸化膜１２を堆積［
２、し・７ストマスク（図り々せず）を用いた反応性イ
ｔフェッチジグ法によりこれをエミッタ領域こ、）み５
（シてエフ・チング除去し、引続きｎ−型ン７′：′−
層′、］を選択エノチシク除去する（第１図（ｈ））。
２、し・７ストマスク（図り々せず）を用いた反応性イ
ｔフェッチジグ法によりこれをエミッタ領域こ、）み５
（シてエフ・チング除去し、引続きｎ−型ン７′：′−
層′、］を選択エノチシク除去する（第１図（ｈ））。
なお第１図（ｈ）以降の工程図は、これまでの工程図の
要部を拡大して示している。この後全面に再度ＣＶＤ法
によりシリコン酸化膜１３を堆積し、これを反応性イオ
ンエツチング法により全面エツチングして、シリコン酸
化膜１２とｎ゛型シリコン層１１の側壁にのみ残す。そ
の後シリコン酸化膜１２および１３をマスクとしてＢを
イオン注入して、ｎ−型層３に達する深さに外部ベース
層となるｐ−型層１４を形成する（第１図（ｉ））。そ
してシリコン酸化膜１２および］３をエツチング除去し
、エミッタ領域およびベース引出し領域を覆うレジスト
マスク（図示せず）をｌくターン形成して、ｐ“型層に
変換されているシリコン層］０およびその下のシリコン
・ケルマニウム合金層９をエツチング除去する（第１図
（ｊ））。
要部を拡大して示している。この後全面に再度ＣＶＤ法
によりシリコン酸化膜１３を堆積し、これを反応性イオ
ンエツチング法により全面エツチングして、シリコン酸
化膜１２とｎ゛型シリコン層１１の側壁にのみ残す。そ
の後シリコン酸化膜１２および１３をマスクとしてＢを
イオン注入して、ｎ−型層３に達する深さに外部ベース
層となるｐ−型層１４を形成する（第１図（ｉ））。そ
してシリコン酸化膜１２および］３をエツチング除去し
、エミッタ領域およびベース引出し領域を覆うレジスト
マスク（図示せず）をｌくターン形成して、ｐ“型層に
変換されているシリコン層］０およびその下のシリコン
・ケルマニウム合金層９をエツチング除去する（第１図
（ｊ））。
こうしてパターン形成されたｐ゛型層］４は、シリコン
酸化膜８により囲まれた領域内の部分か外部ベース層と
して機能し、シリコン酸化膜８上に延（Ｙする部分はベ
ース引出し電極として機能する。
酸化膜８により囲まれた領域内の部分か外部ベース層と
して機能し、シリコン酸化膜８上に延（Ｙする部分はベ
ース引出し電極として機能する。
その後、エミ・ツタおよびベース領域をレジストマスク
１５で覆い、Ａｓをイオン注入してｎ＋型層２に達する
深さにコレクタ取出し用のｎ゛型層１６を形成する（第
１図（ｋ））。そしてレジストマスク１５を除去した後
、シリコン酸化膜１７をＣＶＤ法により堆積し、これを
選択エツチングしてエミッタ、ベースおよびコレクタの
電極開口１８．１９および２ｏを形成する（￥５１図（
ｇ））。最後にＡΩ等の金属電極２１．２２および２３
を形成する（第１図（ｍ））。
１５で覆い、Ａｓをイオン注入してｎ＋型層２に達する
深さにコレクタ取出し用のｎ゛型層１６を形成する（第
１図（ｋ））。そしてレジストマスク１５を除去した後
、シリコン酸化膜１７をＣＶＤ法により堆積し、これを
選択エツチングしてエミッタ、ベースおよびコレクタの
電極開口１８．１９および２ｏを形成する（￥５１図（
ｇ））。最後にＡΩ等の金属電極２１．２２および２３
を形成する（第１図（ｍ））。
第２図および第３図はそれぞれ、第１図（ｍ）のＡ−Ａ
’ およびＢ−Ｂ’位置ての不純物濃度分布を示してい
る。
’ およびＢ−Ｂ’位置ての不純物濃度分布を示してい
る。
以上のようにしてこの実施例によれば、コレクタ層とな
るｒｌ型層３が形成されたウェハの不要部分に溝が掘ら
れ、ここに酸化膜８が埋め込まれて平坦化され、その上
にベース層となるシリコン合金層９、エミッタ層となる
シリコン層１ｏが順次エビタキンヤル成長される。した
がって素子のエミッタおよびベースとして必要な領域が
埋込み酸化膜によって丁・め限定されているために、第
４図の従来構造のようにベース・コレクタ接合容量が大
きくなることはない。また第５図の従来構造と比較して
明らかなように、ウェハの平担性が優れており、電極取
出し部に大きい凹凸がなくなる。
るｒｌ型層３が形成されたウェハの不要部分に溝が掘ら
れ、ここに酸化膜８が埋め込まれて平坦化され、その上
にベース層となるシリコン合金層９、エミッタ層となる
シリコン層１ｏが順次エビタキンヤル成長される。した
がって素子のエミッタおよびベースとして必要な領域が
埋込み酸化膜によって丁・め限定されているために、第
４図の従来構造のようにベース・コレクタ接合容量が大
きくなることはない。また第５図の従来構造と比較して
明らかなように、ウェハの平担性が優れており、電極取
出し部に大きい凹凸がなくなる。
さらに外部ベース領域はトランジスタ真性領域に近付け
ることができ、ベース抵抗を十分低くする平かできる。
ることができ、ベース抵抗を十分低くする平かできる。
以上の結果、高性能で信頼性の高いヘテロ接合バイポー
ラトランジスタか得られる。
ラトランジスタか得られる。
本発明は上記実施例に限られるものではない。
例えばシリコン合金層のゲルマニウムａ有量を膜厚方向
に変化させることも可能であり、その場合の含有量分布
を深さ方向に傾斜する形とすることかできる。さらに実
施例ではシリコン系のへテロ接合バイポーラトランジス
タを説明したか、他の半導体十（料を用いてヘテロエピ
タキシャル成長によりバイポーラトランジスタを製造す
る場合にも本発明を同様に適用することが口■能である
。また実施例では絶縁膜としてシリコン酸化膜を用いて
いるか、シリコン窒化膜等を・必要に応して用いる二と
かできる。さらに実施例では、エミッタ接合。
に変化させることも可能であり、その場合の含有量分布
を深さ方向に傾斜する形とすることかできる。さらに実
施例ではシリコン系のへテロ接合バイポーラトランジス
タを説明したか、他の半導体十（料を用いてヘテロエピ
タキシャル成長によりバイポーラトランジスタを製造す
る場合にも本発明を同様に適用することが口■能である
。また実施例では絶縁膜としてシリコン酸化膜を用いて
いるか、シリコン窒化膜等を・必要に応して用いる二と
かできる。さらに実施例では、エミッタ接合。
コレクタ接合共にヘテロ接合のトランジスタを説明した
か、いずれか一方のみかへテロ接合である場合にも本発
明は有効である。
か、いずれか一方のみかへテロ接合である場合にも本発
明は有効である。
［発明の効果］
以」−述べたように本発明によれば、絶縁膜埋込み技術
とへテロエピタキシャル技術を利用して超小型で高性能
かつ高１５頼性のへテロ接合ハイポーラトラシ７スタを
得ることができる。
とへテロエピタキシャル技術を利用して超小型で高性能
かつ高１５頼性のへテロ接合ハイポーラトラシ７スタを
得ることができる。
第１図（ａ）〜（ｍ）は本発明の一実施例によるヘテロ
接合バイポーラトランジスタの製造工程を示す図、 第２図は第１図（Ｉｌｌ）のＡ−Ａ’断面の不純物濃度
分布を示す図、 第一３図は同しく第１図（ｍ）のＢ−Ｂ’断面の不純物
濃度テ！上布を小ず図、 第４図は従来の・＼テロ接合・くイポーラトランジスタ
を小す図、 第５図は従来の他のへテロ接合バイポーラトラ；７スタ
を示す図である。 １・・・ｐ−型シリコン基板、２・・・ｎ゛型層コレク
タ埋込み層）、３・・・ｎ〜型層（コレクタ層）、４１
．４２・・・溝、５・・・ｐ＋型層、６・・・シリコン
酸化膜、７・・多結晶シリコン層、８・・・シリコン酸
化膜、９・・ｐ型シリコン・ゲルマニウム合金層（ベー
ス層）、１０・・・ｎ−型層（エミッタ層）、１１・・
ｎ゛型層エミッタ・コンタクト層）、１２・・・シリコ
ン酸化膜、１３・・・シリコン酸化膜、１４・・・ｐ゛
型層外部ベース層）、１５・・・レジスト・マスク、１
６・・・ｎ゛型層コレクタ取出し層）、１７・・・シリ
コン酸化膜、１８．１９．２０・・電極開口、２１，２
２．２３・・・電極。
接合バイポーラトランジスタの製造工程を示す図、 第２図は第１図（Ｉｌｌ）のＡ−Ａ’断面の不純物濃度
分布を示す図、 第一３図は同しく第１図（ｍ）のＢ−Ｂ’断面の不純物
濃度テ！上布を小ず図、 第４図は従来の・＼テロ接合・くイポーラトランジスタ
を小す図、 第５図は従来の他のへテロ接合バイポーラトラ；７スタ
を示す図である。 １・・・ｐ−型シリコン基板、２・・・ｎ゛型層コレク
タ埋込み層）、３・・・ｎ〜型層（コレクタ層）、４１
．４２・・・溝、５・・・ｐ＋型層、６・・・シリコン
酸化膜、７・・多結晶シリコン層、８・・・シリコン酸
化膜、９・・ｐ型シリコン・ゲルマニウム合金層（ベー
ス層）、１０・・・ｎ−型層（エミッタ層）、１１・・
ｎ゛型層エミッタ・コンタクト層）、１２・・・シリコ
ン酸化膜、１３・・・シリコン酸化膜、１４・・・ｐ゛
型層外部ベース層）、１５・・・レジスト・マスク、１
６・・・ｎ゛型層コレクタ取出し層）、１７・・・シリ
コン酸化膜、１８．１９．２０・・電極開口、２１，２
２．２３・・・電極。
Claims (2)
- （１）基板にコレクタ層となる第１導電型の第１の半導
体層を形成する工程と、 前記第１の半導体層の不要部分を選択エッチングして溝
を形成し、この溝に絶縁膜を埋め込む工程と、 前記第１の半導体層およびその周囲の前記絶縁膜上に前
記第１の半導体層よりバンドギャップの挟いベース層と
なる第２の半導体層を形成する工程と、 前記第２の半導体層上にエミッタ層となる第１導電型の
第３の半導体層を形成する工程と、を備えたことを特徴
とするヘテロ接合バイポーラトランジスタの製造方法。 - （２）基板にコレクタ層となる第１導電型の第１の半導
体層を形成する工程と、 前記第１の半導体層の不要部分を選択エッチングして溝
を形成し、この溝に第１の絶縁膜を埋め込む工程と、 前記第１の半導体層およびその周囲の前記絶縁膜上に第
１の半導体層よりバンドギャップの狭いベース層となる
第２の半導体層を形成する工程と、前記第２の半導体層
表面にエミッタ層となる第１導電型の第３の半導体層お
よびエミッタ・コンタクト層となる第１導電型の第４の
半導体層を順次を形成する工程と、 前記第４の半導体層上にエミッタ領域を覆う第２の絶縁
膜をパターン形成し、この第２の絶縁膜をマスクとして
前記第４の半導体層を選択エッチングする工程と、 前記第４の半導体層と第２の絶縁膜の積層体の側壁に第
３の絶縁膜を選択的に形成する工程と、前記第２および
第３の絶縁膜をマスクとして不純物をイオン注入して第
２導電型の外部ベース層を形成する工程と、 を備えたことを特徴とするヘテロ接合バイポーラトラン
ジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018920A JPH03225870A (ja) | 1990-01-31 | 1990-01-31 | ヘテロ接合バイポーラトランジスタの製造方法 |
| US07/648,819 US5250448A (en) | 1990-01-31 | 1991-01-31 | Method of fabricating a miniaturized heterojunction bipolar transistor |
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