JPH03225961A - Semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は半導体素子に係り、特にゲートターンオフサイ
リスタとダイオードを逆並列に一体構造とした逆導通形
ゲートターンオフ(GTO)サイリスタに関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a semiconductor device, and more particularly to a reverse conduction type gate turn-off (GTO) thyristor having an integrated structure of a gate turn-off thyristor and a diode in antiparallel.
B1発明の概要
本発明は、GTOサイリスタ部とダイオード部を同一ウ
ェハに形成して成る半導体素子において、GTOサイリ
スタ部及びダイオード部をPIN構造に形成し、GTO
サイリスタ部とダイオード部の境界に所定形状の一本の
溝を堀り込んで分離部を形成することにより、
耐圧を向上させるとともに素子の面積利用率を高め、且
つ加工形状の簡単化および加工時間の短縮化を図ったも
のである。B1 Summary of the Invention The present invention provides a semiconductor device in which a GTO thyristor part and a diode part are formed on the same wafer, in which the GTO thyristor part and the diode part are formed in a PIN structure, and the GTO thyristor part and the diode part are formed in a PIN structure.
By digging a single groove of a predetermined shape at the boundary between the thyristor part and the diode part to form a separation part, the withstand voltage is improved, the area utilization rate of the element is increased, and the processing shape is simplified and the processing time is reduced. This is intended to shorten the time period.
C1従来の技術
ゲートターンオフサイリスタ(以下GTOと略す)は、
自己消弧形半導体素子として広く電力変換装置等に使用
されている。この応用としては、電圧形インバータのよ
うに逆並列にダイオードを接続して使用する場合が多い
。これら装置の小形化・軽量化・低コスト化の為に、G
TOとこの逆並列ダイオードが一体となった逆導通形G
TOサイリスタが開発されている。第3図に逆導通形G
Toサイリスタの断面構造の一例を示す。第3図におい
て、GTOサイリスタ部1とダイオード部2とが分離部
8で分離されて同一ウェハ」二で逆並列の層構成に形成
される。GTOサイリスタ部1はPエミッタ層P9とN
ベース層NBとPベース層PBと分割Nエミツタ層NE
の4層3接合にされ、ダイオード部2はN層、NB−の
N層とP8、P゛のP層の1接合にされ、アノード電極
4が共通にされ、カソード電極56と5Dは導体接続に
され、ゲート電極6は配線接続される。7はパッンベー
ションゴム等の表面保護材である。この構造の逆導通形
GTOサイリスタは、回路図では第4図に示すようにG
TOサイリスタT HとダイオードDが逆並列接続され
、GTOサイリスタTHのゲートと共通のカソードに間
が分離部8の分離抵抗Rで短絡される。この分離部8の
分離抵抗RはPベース層PBに溝を堀り込むことで核層
PBのシート抵抗として形成される。C1 Conventional technology gate turn-off thyristor (hereinafter abbreviated as GTO):
It is widely used as a self-extinguishing semiconductor device in power converters and the like. In this application, diodes are often connected in antiparallel like a voltage source inverter. In order to reduce the size, weight, and cost of these devices, G
Reverse conduction type G in which TO and this anti-parallel diode are integrated
TO thyristors have been developed. Figure 3 shows reverse conduction type G.
An example of a cross-sectional structure of a To thyristor is shown. In FIG. 3, a GTO thyristor section 1 and a diode section 2 are separated by a separation section 8 and formed in an antiparallel layer structure on the same wafer. GTO thyristor section 1 has P emitter layer P9 and N
Base layer NB, P base layer PB, and divided N emitter layer NE
The diode section 2 is made up of 4 layers and 3 junctions, and the diode part 2 is made into one junction of the N layer of N layer, NB-, and the P layer of P8 and P'', the anode electrode 4 is made common, and the cathode electrodes 56 and 5D are connected by conductor. The gate electrode 6 is connected by wiring. 7 is a surface protection material such as passivation rubber. The circuit diagram of the reverse conduction type GTO thyristor with this structure is as shown in Figure 4.
The TO thyristor TH and the diode D are connected in antiparallel, and the gate of the GTO thyristor TH and the common cathode are short-circuited by the isolation resistor R of the isolation section 8. The separation resistance R of the separation portion 8 is formed as a sheet resistance of the core layer PB by digging a groove in the P base layer PB.
前述の構成になる逆導通形GTOサイリスタのターンオ
フ動作は、ゲートGとカソードに間に逆電圧を印加して
行われるが、このときに分離抵抗Rが十分に大きくない
とゲート・カソード間で大きな電流が流れる。このため
、分離抵抗Rはその電流IRによってIR”・Rの電力
損失による発熱を起こし、この発熱が素子劣化、破損を
招いたり、GTOサイリスタ部のしゃ断能力を低下させ
る。The turn-off operation of the reverse conduction type GTO thyristor with the above-mentioned configuration is performed by applying a reverse voltage between the gate G and the cathode. At this time, if the separation resistance R is not sufficiently large, a large voltage may occur between the gate and the cathode. Current flows. Therefore, the current IR in the separation resistor R generates heat due to a power loss of IR''·R, and this heat generation causes element deterioration and damage, and reduces the breaking ability of the GTO thyristor section.
また、ゲート回路電源にはオン・オフ動作に寄与しない
分離抵抗Rに流す大きな電流分も供給できる容量を必要
とする。Further, the gate circuit power supply requires a capacity capable of supplying a large amount of current flowing through the separation resistor R that does not contribute to on/off operations.
一方、ダイオード部2に負荷電流が流れる状態でGTO
サイリスタ部lに順方向に電圧が印加されるとき、例え
ば逆導通形GTOサイリスタを電圧形インバータのスイ
ッチ素子として使用するとき、ダイオード部2にそれま
で蓄積されたキャリアが分離抵抗Rを通してGTOサイ
リスタ部Iへ流れ込み、このキャリアの流れがゲート電
流として作用することでGTOサイリスタ部1を誤点弧
させることがある。On the other hand, when the load current flows through the diode section 2, the GTO
When a forward voltage is applied to the thyristor section l, for example when a reverse conduction type GTO thyristor is used as a switching element of a voltage source inverter, the carriers accumulated in the diode section 2 pass through the separation resistor R and are transferred to the GTO thyristor section. This flow of carriers may act as a gate current, causing the GTO thyristor section 1 to fire incorrectly.
上述までの問題点から、分離抵抗Rは抵抗値を大きくす
ることが望まれるが、このためには分離部8の溝幅を広
くするか、又は溝を深くすることが考えられるが、前者
は素子の面積使用率を低下させるし、後者は溝を深くし
ずぎるとGTOザイリスク部1のオフ耐圧及びダイオー
ド部2の逆耐圧を下げる問題が残る。Due to the problems mentioned above, it is desirable to increase the resistance value of the isolation resistor R. To achieve this, it is possible to widen the groove width of the isolation section 8 or to deepen the groove, but the former is not possible. This lowers the area utilization rate of the element, and if the groove is made deeper, the problem remains that the off-breakdown voltage of the GTO XIRISK section 1 and the reverse breakdown voltage of the diode section 2 are reduced.
この問題を解決する為に実願昭63−92792号でベ
ベル構造による分離方法が提案されている。この方法は
、第5図に示すように、GTO部1とダイオード部2と
の境界に夫々ベベル構造になる溝を掘り込み、この溝に
表面保護材9を充填した分離部18を構造とし、ベベル
構造によるサイリスタ部及びダイオードの耐圧向」−を
得て、GTo部とダイオード部の完全な分離を得ること
ができる。In order to solve this problem, a separation method using a bevel structure is proposed in Japanese Utility Model Application No. 63-92792. In this method, as shown in FIG. 5, grooves having a bevel structure are dug at the boundaries between the GTO section 1 and the diode section 2, and a separation section 18 is formed in which the grooves are filled with a surface protection material 9. The bevel structure allows the thyristor section and the diode to withstand voltages to be improved, and the GTo section and the diode section can be completely separated.
D1発明が解決しようとする課題
しかしながら第5図の分離方法には次のような欠点があ
った。すなわち、分離部18の拡大図を第6図に示して
説明すると、
(1)従来に比べてベベル構造になる溝を2ケ所も形成
しなければならず加工が複雑である。D1 Problems to be Solved by the Invention However, the separation method shown in FIG. 5 had the following drawbacks. That is, an enlarged view of the separating portion 18 is shown in FIG. 6 to explain: (1) Compared to the conventional method, grooves having a bevel structure must be formed at two locations, making the processing more complicated.
(2)P層表面と溝をはさむ角度θ(+ P P層表面
と溝をはさむ角度θ2は通常45°程度であるので、こ
れによって生じる加工幅aが分離部の幅を広くしてしま
う。(2) Angle θ2 between the P layer surface and the groove (+ PP) Since the angle θ2 between the P layer surface and the groove is usually about 45°, the resulting processing width a increases the width of the separation part.
(3)加工によって生じる、素子として無効な部分の幅
Cが分離部の幅を広くしてしまう。この幅Cはある程度
広くないと2ケ所の溝加工が互いに干渉してしまい、正
確な加工ができない。(3) The width C of the portion that is ineffective as an element due to processing increases the width of the separation portion. If this width C is not wide enough, the two grooves will interfere with each other, making accurate machining impossible.
(4)前記(2)、(3)項のことから素子の面積利用
率が低下してしまう。(4) Due to items (2) and (3) above, the area utilization rate of the element decreases.
本発明は上記の点に鑑みてなされたものでその目的は、
素子の耐電圧および面積利用率を高めるとともに分離部
の加工形状の簡単化および加工時間の短縮化を図った半
導体素子を提供することにある。The present invention has been made in view of the above points, and its purpose is to:
It is an object of the present invention to provide a semiconductor device that increases the withstand voltage and area utilization rate of the device, and also simplifies the processing shape of the separating portion and shortens the processing time.
E2課題を解決するための手段
本発明は、ウェハの中央部と周辺部にGTOサイリスタ
部とダイオード部を逆並列の層構成で形成し、前記GT
Oサイリスタ部とダイオード部に共通のアノード電極及
び個々のカソード電極とゲート電極を設けた半導体素子
において、前記GTOサイリスタ部及びダイオード部は
PIN構造を有し、前記GTOサイリスタ部とダイオー
ド部の境界に、Nベース層側面におけるPベース層側の
415以上の部分とPベース層側面とをPベース層およ
びNベース層の接合面に対して90゜±15°の角度に
なるよう形成した第1の加工部と、前記Nベース層側面
における第1の加工部に続く部分からNバッファ層およ
びPエミッタ層に亘って、当該Pエミッタ層に向かうに
つれて素子の断面積が減少する第2の加工部とを有して
成る溝を堀り込み、この溝に表面保護材を充填した分離
部を設けた構造を特徴としている。Means for Solving Problem E2 The present invention forms a GTO thyristor part and a diode part in an anti-parallel layer structure in the central part and peripheral part of a wafer, and
In a semiconductor device in which a common anode electrode and individual cathode electrodes and gate electrodes are provided in the O thyristor part and the diode part, the GTO thyristor part and the diode part have a PIN structure, and the boundary between the GTO thyristor part and the diode part has a PIN structure. , a first structure in which a portion of 415 or more on the side of the P base layer on the side surface of the N base layer and the side surface of the P base layer are formed at an angle of 90° ± 15° with respect to the bonding surface of the P base layer and the N base layer. a processed portion, and a second processed portion where the cross-sectional area of the element decreases as it goes toward the P emitter layer, extending from the portion following the first processed portion on the side surface of the N base layer to the N buffer layer and the P emitter layer; It is characterized by a structure in which a groove is dug and a separation portion is provided in the groove with a surface protection material filled therein.
F 作用
GTOサイリスタ部、ダイオード部ともにPIN構造を
有しているのでオン電圧及びスイッチング損失が大幅に
改善される。第1の加工部を形成する角度は90゜±1
5°であるので、分離部の幅は従来のものよりも著しく
狭くなる。このため素子の面積利用率が大幅に向上する
。分離部は1ケ所で良いので加工が容易で加工時間が短
縮される。Since both the F action GTO thyristor section and diode section have a PIN structure, on-voltage and switching loss are significantly improved. The angle forming the first processing part is 90°±1
5°, the width of the separation section is significantly narrower than in the conventional case. Therefore, the area utilization rate of the element is greatly improved. Since only one separation part is required, processing is easy and processing time is shortened.
G、実施例
以下、図面を参照しながら本発明の一実施例を説明する
。第1図は本発明の一実施例を示す断面構造図であり、
第5図と同一部分は同一符号をもって示している。第1
図において同一ウェハの素子中央部にはダイオード部2
が形成され、その周縁部に分離部28を介してGTOサ
イリスタ部1が形成される。GTOサイリスタ部■とダ
イオード部2は、ともにNバラフッ層Nを設けて成るP
IN構造にされている。ここで、分離部28は、ダイオ
ード部2とGTOサイリスタ部lの境界部分にベベル構
造を持たせる溝堀り込みと該溝に表面保護材9を充填し
た構造にされる。G. Embodiment Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional structural diagram showing one embodiment of the present invention,
The same parts as in FIG. 5 are indicated by the same reference numerals. 1st
In the figure, there is a diode section 2 in the center of the element on the same wafer.
is formed, and the GTO thyristor section 1 is formed at the peripheral edge thereof with a separation section 28 interposed therebetween. Both the GTO thyristor section (■) and the diode section 2 are composed of an N-balanced layer N.
It has an IN structure. Here, the isolation section 28 has a structure in which a groove is dug to provide a bevel structure at the boundary between the diode section 2 and the GTO thyristor section l, and the groove is filled with a surface protection material 9.
この分離部28の形成は、ダイオード部2とGToサイ
リスタ部lの境界部にサンドブラスト等でベベル角度θ
4.θ2を持たせた1本の溝を堀り1
込み、その溝深さをアノード電極4に達するまで又はそ
の近くまで形成し、該溝部分に表面保護材9を充填する
。前記分離部28の溝は素子のカソード電極側からアノ
ード電極4側にかけて第1の加工部Aと第2の加工部B
を有している。第1の加工部Aは第1図と第2図の分離
部拡大図に示すように、Nベース層No−の側面のうち
Pベース層PR側から415以上を占める部分とPベー
ス層PBの側面とが、PBとN8−の接合面に対して同
一の傾きを有している。そして第1の加工部Aの傾きと
、PBおよびN8−の接合面とのなず角θ1.θ。The separation portion 28 is formed by sandblasting or the like at the boundary between the diode portion 2 and the GTo thyristor portion l, with a bevel angle θ.
4. A single groove having an angle of θ2 is dug and the depth of the groove reaches or is close to the anode electrode 4, and the groove portion is filled with a surface protection material 9. The groove of the separation part 28 extends from the cathode electrode side of the element to the anode electrode 4 side, forming a first processed part A and a second processed part B.
have. As shown in the enlarged views of the separated part in FIGS. 1 and 2, the first processed part A is a part that occupies 415 or more from the P base layer PR side of the side surface of the N base layer No-, and a part of the P base layer PB. The side surfaces have the same inclination with respect to the joint surfaces of PB and N8-. Then, the angle θ1 between the inclination of the first processed portion A and the joint surfaces of PB and N8- is θ1. θ.
は各々90゜±15°である。また第2の加工部BはN
ベース層NB−の側面のうち第1の加工部Aに続く部分
とNバラフッ層NおよびPエミッタ層PEとがP9側即
ち図中下方に向かうにつれて素子2
の断面積が減少するように傾斜している。そして第2の
加工部Bの傾きと、N8−およびNの接合面とのなす角
θ3.θ4は60゜±20°である。ここで前記角度θ
1.θ、をマイナスの大きな角度にした場合、従来のベ
ース構造と同様にN゛層側電界の集中を起こす効果が生
じてしまう。またθ1θ、をプラスに大きな角度にした
場合、N゛層に電界は集中しないがP層とN−層の電界
強度があまり弱められない。それでθ1.θ、は、N゛
層に電界を集中させずかつP層とN−層の電界強度を弱
めるためには、90゜±15°程度が適当であることを
実験により確認した。また第1の加工部Aの占める部分
をNB−層の側面のうちPB層側から415よりも少な
くすると、耐圧が低下してしまうので、415以上とす
ることが好ましい。are each 90°±15°. Also, the second processing section B is N
The portion of the side surface of the base layer NB- that continues to the first processed portion A, the N-balance layer N, and the P emitter layer PE are inclined so that the cross-sectional area of the element 2 decreases as it moves toward the P9 side, that is, toward the bottom in the figure. ing. Then, the angle θ3. formed between the inclination of the second processed portion B and the joint surfaces of N8− and N. θ4 is 60°±20°. Here, the angle θ
1. If θ is set to a large negative angle, the effect of concentration of the electric field on the N′ layer side will occur, similar to the conventional base structure. Further, when θ1θ is set to a large positive angle, the electric field is not concentrated in the N′ layer, but the electric field strength in the P layer and the N − layer is not weakened much. So θ1. It has been experimentally confirmed that θ is approximately 90°±15° in order to prevent the electric field from concentrating on the N′ layer and weaken the electric field strength on the P and N− layers. Further, if the portion occupied by the first processed portion A is less than 415 from the PB layer side of the side surface of the NB- layer, the withstand voltage will decrease, so it is preferably 415 or more.
しかしこの第1の加工部Aのみでは不十分で、さらにN
°層の電界強度を弱めるために第2の加工部Bを設けて
いる。この加工部BによりN゛層の表面積が増加し、N
゛層の表面電界強度が弱められることになる。以上のよ
うに、加工部Aと加工部Bの組み合わせにより、PIN
構造の高耐圧素子(実施例では逆導通形GTOサイリス
タ)の表面電界強度は十分に弱められ、設計値の高耐圧
が実現できる。However, this first processing part A alone is insufficient, and further N
A second processed portion B is provided to weaken the electric field strength of the layer. This processed portion B increases the surface area of the N layer, and
The surface electric field strength of the layer is weakened. As mentioned above, the combination of processing part A and processing part B allows the PIN
The surface electric field strength of the high breakdown voltage element (reverse conduction type GTO thyristor in the embodiment) of the structure is sufficiently weakened, and the designed high breakdown voltage can be achieved.
このような半導体素子は例えばサンドブラストの手法を
利用することによって簡単に加工することができる。即
ちサンドブラストのノズルを素子に対して垂直又は略垂
直に当てて加工することによって加工部Aが得られ、ノ
ズルよりの砂がアノード電極4ではね返ることにより加
工部Bが得られる。Such a semiconductor element can be easily processed by using, for example, a sandblasting method. That is, a processed part A is obtained by applying a sandblasting nozzle perpendicularly or substantially perpendicularly to the element, and a processed part B is obtained by repelling sand from the nozzle on the anode electrode 4.
ここで最大オフ電圧4500V、最大しゃ断電流300
0Aの逆導通形GTOサイリスタを従来法と本発明法で
設計し試作した。素子のアノード径は88xuφとし、
分離部は約17z11φとし、両者の比較を行った。Here, the maximum off-voltage is 4500V, and the maximum breaking current is 300V.
A 0A reverse conduction type GTO thyristor was designed and prototyped using the conventional method and the method of the present invention. The anode diameter of the element is 88xuφ,
The separation section was approximately 17z11φ, and the two were compared.
(イ)加工法の比較
従来法は2本の溝加工のお互いの影響を防ぐのが難しく
、試作した素子の耐電圧特性の歩留まりも本発明法に比
へ良くなかった。本発明法はサンドブラストの手法を用
いて加工ノズルを素子に垂直に当てて加工すれば容易に
達成できた。加工時間も溝が1本のため、従来の半分で
済み、しかも耐電圧の歩留まりも良かった。(a) Comparison of processing methods In the conventional method, it is difficult to prevent the two grooves from being affected by each other, and the yield of the withstand voltage characteristics of the prototype devices was not as good as that of the method of the present invention. The method of the present invention could be easily achieved by using a sandblasting technique and applying the processing nozzle perpendicularly to the element. Since there is only one groove, the machining time was half that of the conventional method, and the yield of withstand voltage was also good.
(ロ)分離幅の比較
5
従来法ではSi厚みが約lRmなので第6図の幅λは約
1zzとなる。また溝幅すは1mm溝間の余裕分Cは2
mmも必要である。それで従来法では分離幅は6ytt
m必要である。本発明法ではSi厚みはPIN構造採用
により約0.8Hなので第2図の幅aは約0.2■とな
る。また溝幅すは1,2iu必要である。それで本発明
法では分離幅は1.6zz必要である。以上のように本
発明法により分離幅は4 、4 ramも狭くできた。(b) Comparison of separation widths 5 In the conventional method, the Si thickness is about 1Rm, so the width λ in FIG. 6 is about 1zz. Also, the groove width is 1mm, and the margin C between the grooves is 2
mm is also required. Therefore, in the conventional method, the separation width is 6ytt.
m is necessary. In the method of the present invention, the Si thickness is about 0.8H due to the adoption of the PIN structure, so the width a in FIG. 2 is about 0.2■. Also, the groove width is required to be 1.2 iu. Therefore, in the method of the present invention, a separation width of 1.6zz is required. As described above, the separation width could be narrowed by 4.4 ram by the method of the present invention.
これを面積に換算すると4 、7 cm’も余分に素子
として活用できることになる。If this is converted into area, an additional 4.7 cm' can be used as an element.
上述の構造になる分離部28により、ダイオード部2と
GTOサイリスタ部lは同一ウェハに形成されながら完
全に分離され、従来のPB層の分離抵抗Rによるゲート
・カソード間の短絡が無く6
なるし、その発熱及び無駄なゲート電源電流分が無くな
り、さらにはダイオードのキャリアによるGTOサイリ
スタ部1の誤点弧が無くなる。Due to the isolation section 28 having the above-described structure, the diode section 2 and the GTO thyristor section 1 are completely separated even though they are formed on the same wafer, and there is no short circuit between the gate and cathode due to the conventional isolation resistance R of the PB layer. This eliminates heat generation and wasteful gate power supply current, and further eliminates erroneous firing of the GTO thyristor section 1 due to diode carriers.
なお、実施例における素子構成はダイオード部を中央部
に形成する場合を示すが、これとは逆にGTOサイリス
タ部を中央部に形成し、ダイオード部を周辺部に形成す
る構成にしても同等の作用効果を得ることができる。Note that the device configuration in the example shows a case in which the diode part is formed in the center, but the same result can be achieved even if the GTO thyristor part is formed in the center and the diode part is formed in the periphery. Effects can be obtained.
H発明の効果
以上のように本発明によればGTOサイリスタ部及びダ
イオード部をPIN構造とするとともにGTOサイリス
タ部とダイオード部の境界部分に、所定の傾斜角を有し
た第1.第2の加工部から成る溝を堀り込んで表面保護
材を充填するように構成したので次のような優れた効果
が得られる。Effects of the Invention As described above, according to the present invention, the GTO thyristor section and the diode section have a PIN structure, and the first... Since the groove formed by the second processed portion is dug and filled with the surface protection material, the following excellent effects can be obtained.
(1)1ケ所の溝だけで、従来の2本溝による方法と同
様にGTOサイリスタ部とダイオード部を完全に分離す
ることができる。(1) With only one groove, the GTO thyristor section and diode section can be completely separated, similar to the conventional method using two grooves.
(2)従来の分離抵抗Rによる電流が無くなるため、該
分離抵抗による発熱からの素子劣化、破損及びゲート電
源の電力損失の低減(容量低減)を図ることができる。(2) Since the current generated by the conventional separation resistor R is eliminated, element deterioration and damage caused by heat generated by the separation resistor and power loss of the gate power supply can be reduced (reduced capacity).
(3)ダイオード部の蓄積キャリアによるGTOサイリ
スタ部の誤点弧が無くなる。(3) Erroneous firing of the GTO thyristor section due to accumulated carriers in the diode section is eliminated.
(4)GTOサイリスタ部及びダイオード部はPINベ
ース構造を有しているので、オン電圧及びスイッチ損失
が大幅に改善される。(4) Since the GTO thyristor section and diode section have a PIN base structure, on-voltage and switch loss are significantly improved.
(5)分離部の第1の加工部をPベース層とNベース層
の接合面に対して90゜±15°の角度に形成するとと
もに、第2の加工部をPエミツタ層に向かうにつれて素
子の断面積が減少するように形成したので、1本の溝だ
けでGTOサイリスタ部とダイオード部に対して同時に
高耐圧を実現することができる。(5) The first processed part of the separation part is formed at an angle of 90°±15° with respect to the bonding surface of the P base layer and the N base layer, and the second processed part is formed so that the element Since the groove is formed so that the cross-sectional area of the groove is reduced, a high breakdown voltage can be simultaneously achieved for the GTO thyristor section and the diode section using only one groove.
(6)従来の例えば第5図の素子に比べて、ベベル構造
になる溝が1ケ所で良いので、加工が簡単で加工時間が
短縮(従来よりもl/2)される。(6) Compared to the conventional device shown in FIG. 5, for example, only one groove is required for the bevel structure, so processing is simple and processing time is shortened (l/2 compared to the conventional device).
また耐電圧特性の歩留まりも良い。In addition, the yield of withstand voltage characteristics is also good.
(7)分離部の溝は第1.第2の加工部を有しているの
で、加工幅a(第2図の幅a)を従来のもの(第6図の
幅a)に比べて215程度に狭くすることができる。(7) The groove of the separation part is the first groove. Since it has the second processed portion, the processing width a (width a in FIG. 2) can be made narrower to about 215 mm compared to the conventional one (width a in FIG. 6).
(8)溝の幅b(第2図の幅b)は、溝が1ケ所しかな
いため従来のもの(第6図の幅b)に比べて約半分で済
む。(8) The width b of the groove (width b in FIG. 2) is only about half that of the conventional one (width b in FIG. 6) because there is only one groove.
9
(9)加工によって生しる素子としての無効な部分がな
い。9 (9) There are no invalid parts as a device due to processing.
(10)従来の分離方法に比べれば勿論のこと、従来の
ベベル溝による方法(第5図のもの)と比べ分離幅を1
/3以下に狭くすることができる。(10) Compared to the conventional separation method, the separation width is reduced to 1
/3 or less.
これによって素子の面積利用率が著しく向上する。This significantly improves the area utilization of the device.
第1図は本発明の一実施例を示す断面構造図、第2図は
実施例の分離部拡大図、第3図は従来例の断面構造図、
第4図は逆導通形GTOサイリスタの回路図、第5図は
従来のベベル溝を有する半導体素子の断面構造図、第6
図は従来のベベル溝を有する半導体素子の分離部拡大図
である。
1・・・GTOサイリスタ部、2・ダイオード部、4
アノード電極、5D、5c・カソード電極、60
ゲート電極、
表面保護材、
8゜
18゜
28・・・分離部、
Nバッファ層。
外2名
03FIG. 1 is a cross-sectional structural diagram showing an embodiment of the present invention, FIG. 2 is an enlarged view of the separated part of the embodiment, and FIG. 3 is a cross-sectional structural diagram of a conventional example.
Fig. 4 is a circuit diagram of a reverse conduction type GTO thyristor, Fig. 5 is a cross-sectional structure diagram of a semiconductor element having a conventional bevel groove, and Fig. 6 is a circuit diagram of a reverse conduction type GTO thyristor.
The figure is an enlarged view of an isolation part of a conventional semiconductor element having a bevel groove. 1...GTO thyristor section, 2. diode section, 4
Anode electrode, 5D, 5c, cathode electrode, 60 gate electrode, surface protection material, 8゜18゜28...separation section, N buffer layer. 2 people outside 03
Claims (1)
ダイオード部を逆並列の層構成で形成し、前記GTOサ
イリスタ部とダイオード部に共通のアノード電極及び個
々のカソード電極とゲート電極を設けた半導体素子にお
いて、 前記GTOサイリスタ部及びダイオード部はPIN構造
を有し、 前記GTOサイリスタ部とダイオード部の境界に、Nベ
ース層側面におけるPベース層側の4/5以上の部分と
Pベース層側面とをPベース層およびNベース層の接合
面に対して90゜±15゜の角度になるように形成した
第1の加工部と、前記Nベース層側面における第1の加
工部に続く部分からNバッファ層およびPエミッタ層に
亘って、当該Pエミッタ層に向かうにつれて素子の断面
積が減少する第2の加工部とを有して成る溝を堀り込み
、この溝に表面保護材を充填した分離部を設けた構造を
特徴とする半導体素子。(1) A GTO thyristor section and a diode section were formed in an antiparallel layer structure in the center and periphery of the wafer, and a common anode electrode and individual cathode electrodes and gate electrodes were provided for the GTO thyristor section and diode section. In the semiconductor device, the GTO thyristor section and the diode section have a PIN structure, and at the boundary between the GTO thyristor section and the diode section, 4/5 or more of the side surface of the N base layer on the P base layer side and the side surface of the P base layer. and a first processed portion formed at an angle of 90° ± 15° with respect to the bonding surface of the P base layer and the N base layer, and a portion continuing from the first processed portion on the side surface of the N base layer. A groove is dug across the N buffer layer and the P emitter layer and has a second processed portion in which the cross-sectional area of the element decreases toward the P emitter layer, and this groove is filled with a surface protection material. A semiconductor device characterized by a structure in which a separation section is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069890A JPH03225961A (en) | 1990-01-31 | 1990-01-31 | Semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069890A JPH03225961A (en) | 1990-01-31 | 1990-01-31 | Semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225961A true JPH03225961A (en) | 1991-10-04 |
Family
ID=12034375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069890A Pending JPH03225961A (en) | 1990-01-31 | 1990-01-31 | Semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225961A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226870B2 (en) | 2004-05-26 | 2007-06-05 | Stmicroelectronics S.A. | Forming of oblique trenches |
| CN113555416A (en) * | 2021-09-22 | 2021-10-26 | 四川上特科技有限公司 | A power diode device |
-
1990
- 1990-01-31 JP JP2069890A patent/JPH03225961A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226870B2 (en) | 2004-05-26 | 2007-06-05 | Stmicroelectronics S.A. | Forming of oblique trenches |
| EP1601010A3 (en) * | 2004-05-26 | 2009-01-21 | St Microelectronics S.A. | Formation of oblique trenches |
| CN113555416A (en) * | 2021-09-22 | 2021-10-26 | 四川上特科技有限公司 | A power diode device |
| CN113555416B (en) * | 2021-09-22 | 2021-12-31 | 四川上特科技有限公司 | A power diode device |
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