JPH03225961A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体素子に係り、特にゲートターンオフサイ
リスタとダイオードを逆並列に一体構造とした逆導通形
ゲートターンオフ（ＧＴＯ）サイリスタに関する。

Ｂ１発明の概要 本発明は、ＧＴＯサイリスタ部とダイオード部を同一ウ
ェハに形成して成る半導体素子において、ＧＴＯサイリ
スタ部及びダイオード部をＰＩＮ構造に形成し、ＧＴＯ
サイリスタ部とダイオード部の境界に所定形状の一本の
溝を堀り込んで分離部を形成することにより、 耐圧を向上させるとともに素子の面積利用率を高め、且
つ加工形状の簡単化および加工時間の短縮化を図ったも
のである。

Ｃ１従来の技術 ゲートターンオフサイリスタ（以下ＧＴＯと略す）は、
自己消弧形半導体素子として広く電力変換装置等に使用
されている。この応用としては、電圧形インバータのよ
うに逆並列にダイオードを接続して使用する場合が多い
。これら装置の小形化・軽量化・低コスト化の為に、Ｇ
ＴＯとこの逆並列ダイオードが一体となった逆導通形Ｇ
ＴＯサイリスタが開発されている。第３図に逆導通形Ｇ
Ｔｏサイリスタの断面構造の一例を示す。第３図におい
て、ＧＴＯサイリスタ部１とダイオード部２とが分離部
８で分離されて同一ウェハ」二で逆並列の層構成に形成
される。ＧＴＯサイリスタ部１はＰエミッタ層Ｐ９とＮ
ベース層ＮＢとＰベース層ＰＢと分割Ｎエミツタ層ＮＥ
の４層３接合にされ、ダイオード部２はＮ層、ＮＢ−の
Ｎ層とＰ８、Ｐ゛のＰ層の１接合にされ、アノード電極
４が共通にされ、カソード電極５６と５Ｄは導体接続に
され、ゲート電極６は配線接続される。７はパッンベー
ションゴム等の表面保護材である。この構造の逆導通形
ＧＴＯサイリスタは、回路図では第４図に示すようにＧ
ＴＯサイリスタＴ　ＨとダイオードＤが逆並列接続され
、ＧＴＯサイリスタＴＨのゲートと共通のカソードに間
が分離部８の分離抵抗Ｒで短絡される。この分離部８の
分離抵抗ＲはＰベース層ＰＢに溝を堀り込むことで核層
ＰＢのシート抵抗として形成される。

前述の構成になる逆導通形ＧＴＯサイリスタのターンオ
フ動作は、ゲートＧとカソードに間に逆電圧を印加して
行われるが、このときに分離抵抗Ｒが十分に大きくない
とゲート・カソード間で大きな電流が流れる。このため
、分離抵抗Ｒはその電流ＩＲによってＩＲ”・Ｒの電力
損失による発熱を起こし、この発熱が素子劣化、破損を
招いたり、ＧＴＯサイリスタ部のしゃ断能力を低下させ
る。

また、ゲート回路電源にはオン・オフ動作に寄与しない
分離抵抗Ｒに流す大きな電流分も供給できる容量を必要
とする。

一方、ダイオード部２に負荷電流が流れる状態でＧＴＯ
サイリスタ部ｌに順方向に電圧が印加されるとき、例え
ば逆導通形ＧＴＯサイリスタを電圧形インバータのスイ
ッチ素子として使用するとき、ダイオード部２にそれま
で蓄積されたキャリアが分離抵抗Ｒを通してＧＴＯサイ
リスタ部Ｉへ流れ込み、このキャリアの流れがゲート電
流として作用することでＧＴＯサイリスタ部１を誤点弧
させることがある。

上述までの問題点から、分離抵抗Ｒは抵抗値を大きくす
ることが望まれるが、このためには分離部８の溝幅を広
くするか、又は溝を深くすることが考えられるが、前者
は素子の面積使用率を低下させるし、後者は溝を深くし
ずぎるとＧＴＯザイリスク部１のオフ耐圧及びダイオー
ド部２の逆耐圧を下げる問題が残る。

この問題を解決する為に実願昭６３−９２７９２号でベ
ベル構造による分離方法が提案されている。この方法は
、第５図に示すように、ＧＴＯ部１とダイオード部２と
の境界に夫々ベベル構造になる溝を掘り込み、この溝に
表面保護材９を充填した分離部１８を構造とし、ベベル
構造によるサイリスタ部及びダイオードの耐圧向」−を
得て、ＧＴｏ部とダイオード部の完全な分離を得ること
ができる。

Ｄ１発明が解決しようとする課題 しかしながら第５図の分離方法には次のような欠点があ
った。すなわち、分離部１８の拡大図を第６図に示して
説明すると、 （１）従来に比べてベベル構造になる溝を２ケ所も形成
しなければならず加工が複雑である。

（２）Ｐ層表面と溝をはさむ角度θ（＋　Ｐ　Ｐ層表面
と溝をはさむ角度θ２は通常４５°程度であるので、こ
れによって生じる加工幅ａが分離部の幅を広くしてしま
う。

（３）加工によって生じる、素子として無効な部分の幅
Ｃが分離部の幅を広くしてしまう。この幅Ｃはある程度
広くないと２ケ所の溝加工が互いに干渉してしまい、正
確な加工ができない。

（４）前記（２）、（３）項のことから素子の面積利用
率が低下してしまう。

本発明は上記の点に鑑みてなされたものでその目的は、
素子の耐電圧および面積利用率を高めるとともに分離部
の加工形状の簡単化および加工時間の短縮化を図った半
導体素子を提供することにある。

Ｅ２課題を解決するための手段 本発明は、ウェハの中央部と周辺部にＧＴＯサイリスタ
部とダイオード部を逆並列の層構成で形成し、前記ＧＴ
Ｏサイリスタ部とダイオード部に共通のアノード電極及
び個々のカソード電極とゲート電極を設けた半導体素子
において、前記ＧＴＯサイリスタ部及びダイオード部は
ＰＩＮ構造を有し、前記ＧＴＯサイリスタ部とダイオー
ド部の境界に、Ｎベース層側面におけるＰベース層側の
４１５以上の部分とＰベース層側面とをＰベース層およ
びＮベース層の接合面に対して９０゜±１５°の角度に
なるよう形成した第１の加工部と、前記Ｎベース層側面
における第１の加工部に続く部分からＮバッファ層およ
びＰエミッタ層に亘って、当該Ｐエミッタ層に向かうに
つれて素子の断面積が減少する第２の加工部とを有して
成る溝を堀り込み、この溝に表面保護材を充填した分離
部を設けた構造を特徴としている。

Ｆ　作用 ＧＴＯサイリスタ部、ダイオード部ともにＰＩＮ構造を
有しているのでオン電圧及びスイッチング損失が大幅に
改善される。第１の加工部を形成する角度は９０゜±１
５°であるので、分離部の幅は従来のものよりも著しく
狭くなる。このため素子の面積利用率が大幅に向上する
。分離部は１ケ所で良いので加工が容易で加工時間が短
縮される。

Ｇ、実施例 以下、図面を参照しながら本発明の一実施例を説明する
。第１図は本発明の一実施例を示す断面構造図であり、
第５図と同一部分は同一符号をもって示している。第１
図において同一ウェハの素子中央部にはダイオード部２
が形成され、その周縁部に分離部２８を介してＧＴＯサ
イリスタ部１が形成される。ＧＴＯサイリスタ部■とダ
イオード部２は、ともにＮバラフッ層Ｎを設けて成るＰ
ＩＮ構造にされている。ここで、分離部２８は、ダイオ
ード部２とＧＴＯサイリスタ部ｌの境界部分にベベル構
造を持たせる溝堀り込みと該溝に表面保護材９を充填し
た構造にされる。

この分離部２８の形成は、ダイオード部２とＧＴｏサイ
リスタ部ｌの境界部にサンドブラスト等でベベル角度θ
４．θ２を持たせた１本の溝を堀り１ 込み、その溝深さをアノード電極４に達するまで又はそ
の近くまで形成し、該溝部分に表面保護材９を充填する
。前記分離部２８の溝は素子のカソード電極側からアノ
ード電極４側にかけて第１の加工部Ａと第２の加工部Ｂ
を有している。第１の加工部Ａは第１図と第２図の分離
部拡大図に示すように、Ｎベース層Ｎｏ−の側面のうち
Ｐベース層ＰＲ側から４１５以上を占める部分とＰベー
ス層ＰＢの側面とが、ＰＢとＮ８−の接合面に対して同
一の傾きを有している。そして第１の加工部Ａの傾きと
、ＰＢおよびＮ８−の接合面とのなず角θ１．θ。

は各々９０゜±１５°である。また第２の加工部ＢはＮ
ベース層ＮＢ−の側面のうち第１の加工部Ａに続く部分
とＮバラフッ層ＮおよびＰエミッタ層ＰＥとがＰ９側即
ち図中下方に向かうにつれて素子２ の断面積が減少するように傾斜している。そして第２の
加工部Ｂの傾きと、Ｎ８−およびＮの接合面とのなす角
θ３．θ４は６０゜±２０°である。ここで前記角度θ
１．θ、をマイナスの大きな角度にした場合、従来のベ
ース構造と同様にＮ゛層側電界の集中を起こす効果が生
じてしまう。またθ１θ、をプラスに大きな角度にした
場合、Ｎ゛層に電界は集中しないがＰ層とＮ−層の電界
強度があまり弱められない。それでθ１．θ、は、Ｎ゛
層に電界を集中させずかつＰ層とＮ−層の電界強度を弱
めるためには、９０゜±１５°程度が適当であることを
実験により確認した。また第１の加工部Ａの占める部分
をＮＢ−層の側面のうちＰＢ層側から４１５よりも少な
くすると、耐圧が低下してしまうので、４１５以上とす
ることが好ましい。

しかしこの第１の加工部Ａのみでは不十分で、さらにＮ
°層の電界強度を弱めるために第２の加工部Ｂを設けて
いる。この加工部ＢによりＮ゛層の表面積が増加し、Ｎ
゛層の表面電界強度が弱められることになる。以上のよ
うに、加工部Ａと加工部Ｂの組み合わせにより、ＰＩＮ
構造の高耐圧素子（実施例では逆導通形ＧＴＯサイリス
タ）の表面電界強度は十分に弱められ、設計値の高耐圧
が実現できる。

このような半導体素子は例えばサンドブラストの手法を
利用することによって簡単に加工することができる。即
ちサンドブラストのノズルを素子に対して垂直又は略垂
直に当てて加工することによって加工部Ａが得られ、ノ
ズルよりの砂がアノード電極４ではね返ることにより加
工部Ｂが得られる。

ここで最大オフ電圧４５００Ｖ、最大しゃ断電流３００
０Ａの逆導通形ＧＴＯサイリスタを従来法と本発明法で
設計し試作した。素子のアノード径は８８ｘｕφとし、
分離部は約１７ｚ１１φとし、両者の比較を行った。

（イ）加工法の比較 従来法は２本の溝加工のお互いの影響を防ぐのが難しく
、試作した素子の耐電圧特性の歩留まりも本発明法に比
へ良くなかった。本発明法はサンドブラストの手法を用
いて加工ノズルを素子に垂直に当てて加工すれば容易に
達成できた。加工時間も溝が１本のため、従来の半分で
済み、しかも耐電圧の歩留まりも良かった。

（ロ）分離幅の比較 ５ 従来法ではＳｉ厚みが約ｌＲｍなので第６図の幅λは約
１ｚｚとなる。また溝幅すは１ｍｍ溝間の余裕分Ｃは２
ｍｍも必要である。それで従来法では分離幅は６ｙｔｔ
ｍ必要である。本発明法ではＳｉ厚みはＰＩＮ構造採用
により約０．８Ｈなので第２図の幅ａは約０．２■とな
る。また溝幅すは１，２ｉｕ必要である。それで本発明
法では分離幅は１．６ｚｚ必要である。以上のように本
発明法により分離幅は４　、４　ｒａｍも狭くできた。

これを面積に換算すると４　、７　ｃｍ’も余分に素子
として活用できることになる。

上述の構造になる分離部２８により、ダイオード部２と
ＧＴＯサイリスタ部ｌは同一ウェハに形成されながら完
全に分離され、従来のＰＢ層の分離抵抗Ｒによるゲート
・カソード間の短絡が無く６ なるし、その発熱及び無駄なゲート電源電流分が無くな
り、さらにはダイオードのキャリアによるＧＴＯサイリ
スタ部１の誤点弧が無くなる。

なお、実施例における素子構成はダイオード部を中央部
に形成する場合を示すが、これとは逆にＧＴＯサイリス
タ部を中央部に形成し、ダイオード部を周辺部に形成す
る構成にしても同等の作用効果を得ることができる。

Ｈ発明の効果 以上のように本発明によればＧＴＯサイリスタ部及びダ
イオード部をＰＩＮ構造とするとともにＧＴＯサイリス
タ部とダイオード部の境界部分に、所定の傾斜角を有し
た第１．第２の加工部から成る溝を堀り込んで表面保護
材を充填するように構成したので次のような優れた効果
が得られる。

（１）１ケ所の溝だけで、従来の２本溝による方法と同
様にＧＴＯサイリスタ部とダイオード部を完全に分離す
ることができる。

（２）従来の分離抵抗Ｒによる電流が無くなるため、該
分離抵抗による発熱からの素子劣化、破損及びゲート電
源の電力損失の低減（容量低減）を図ることができる。

（３）ダイオード部の蓄積キャリアによるＧＴＯサイリ
スタ部の誤点弧が無くなる。

（４）ＧＴＯサイリスタ部及びダイオード部はＰＩＮベ
ース構造を有しているので、オン電圧及びスイッチ損失
が大幅に改善される。

（５）分離部の第１の加工部をＰベース層とＮベース層
の接合面に対して９０゜±１５°の角度に形成するとと
もに、第２の加工部をＰエミツタ層に向かうにつれて素
子の断面積が減少するように形成したので、１本の溝だ
けでＧＴＯサイリスタ部とダイオード部に対して同時に
高耐圧を実現することができる。

（６）従来の例えば第５図の素子に比べて、ベベル構造
になる溝が１ケ所で良いので、加工が簡単で加工時間が
短縮（従来よりもｌ／２）される。

また耐電圧特性の歩留まりも良い。

（７）分離部の溝は第１．第２の加工部を有しているの
で、加工幅ａ（第２図の幅ａ）を従来のもの（第６図の
幅ａ）に比べて２１５程度に狭くすることができる。

（８）溝の幅ｂ（第２図の幅ｂ）は、溝が１ケ所しかな
いため従来のもの（第６図の幅ｂ）に比べて約半分で済
む。

９ （９）加工によって生しる素子としての無効な部分がな
い。

（１０）従来の分離方法に比べれば勿論のこと、従来の
ベベル溝による方法（第５図のもの）と比べ分離幅を１
／３以下に狭くすることができる。

これによって素子の面積利用率が著しく向上する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面構造図、第２図は
実施例の分離部拡大図、第３図は従来例の断面構造図、
第４図は逆導通形ＧＴＯサイリスタの回路図、第５図は
従来のベベル溝を有する半導体素子の断面構造図、第６
図は従来のベベル溝を有する半導体素子の分離部拡大図
である。 １・・・ＧＴＯサイリスタ部、２・ダイオード部、４　
アノード電極、５Ｄ、５ｃ・カソード電極、６０ ゲート電極、 表面保護材、 ８゜ １８゜ ２８・・・分離部、 Ｎバッファ層。 外２名 ０３

Claims (1)

【特許請求の範囲】
1. （１）ウェハの中央部と周辺部にＧＴＯサイリスタ部と
   ダイオード部を逆並列の層構成で形成し、前記ＧＴＯサ
   イリスタ部とダイオード部に共通のアノード電極及び個
   々のカソード電極とゲート電極を設けた半導体素子にお
   いて、 前記ＧＴＯサイリスタ部及びダイオード部はＰＩＮ構造
   を有し、 前記ＧＴＯサイリスタ部とダイオード部の境界に、Ｎベ
   ース層側面におけるＰベース層側の４／５以上の部分と
   Ｐベース層側面とをＰベース層およびＮベース層の接合
   面に対して９０゜±１５゜の角度になるように形成した
   第１の加工部と、前記Ｎベース層側面における第１の加
   工部に続く部分からＮバッファ層およびＰエミッタ層に
   亘って、当該Ｐエミッタ層に向かうにつれて素子の断面
   積が減少する第２の加工部とを有して成る溝を堀り込み
   、この溝に表面保護材を充填した分離部を設けた構造を
   特徴とする半導体素子。