JPH0322680B2 - - Google Patents

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JPH0322680B2
JPH0322680B2 JP59171317A JP17131784A JPH0322680B2 JP H0322680 B2 JPH0322680 B2 JP H0322680B2 JP 59171317 A JP59171317 A JP 59171317A JP 17131784 A JP17131784 A JP 17131784A JP H0322680 B2 JPH0322680 B2 JP H0322680B2
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JP59171317A
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Yoshihiro Takemae
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Fujitsu Ltd
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Priority to EP85305828A priority patent/EP0172734B1/en
Priority to KR8505949A priority patent/KR900005665B1/ko
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    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
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    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、誤り訂正機能を有する半導体記憶装
置に関し、ECC及び、冗長ビツトを付加してソ
フト、ハード両面のエラーに対処できるようにし
たものである。
従来技術と問題点 ダイナミツク型メモリの大容量化は各セルの蓄
積電荷を減少させることになるのでα線によるソ
フトエラーが生じ易くなる。メモリから読み出さ
れたデータの良否はパリテイチエツクにより判定
できるがパリテイチエツクではエラーの有ること
は分つても、どのビツトがエラーなのかは分ら
ず、従つてエラー訂正はできない。エラービツト
が分り、訂正可能とするために、第５図のメモリ
構成が提案されている。同図においてMCAは多
数のダイナミツク型メモリセルMCをマトリクス
状に配列したメモリセルアレイで、横方向には
（ｋ×ｍ）本のビツト線BLが、また縦方向にはｎ
本のワード線WLが設けられる。１本のワード線
WLが選択されると同時に（ｋ×ｍ）ビツトのセ
ルMCからデータが読み出され、マルチプレクサ
MPXでそのうちの１ビツトだけが選択される。
DSGはこの選択を行うデータセレクトゲートで、
図示せぬカラムデコーダの出力で制御される。
DBUSはデータバスである。
上述した読み出し動作と同時にセレクタSELで
は、選択ワード線に接続された全て（ｋ×ｍビツ
ト）のメモリセルのデータを垂直方向ｍビツト、
水平方向ｋビツトのＨ−Ｖマトリクスとなるよう
に仮想的に配列し直し、垂直パリテイ発生器
VPGと水平パリテイ発生器HPGで各方向のパリ
テイを発生する。この場合にはｋビツトの垂直パ
リテイとｍビツトの水平パリテイが得られる。
VSGは垂直パリテイ発生器VPGに入力するｋ×
ｍビツトから選択ビツト線のデータが属する垂直
列のｍビツトのデータを図示せぬデコーダ出力で
選択する垂直セレクトゲート、HSGは水平パリ
テイ発生器HPGに入力するｋ×ｍビツトから選
択ビツト線データが属する水平列のｋビツトのデ
ータを図示せぬデコーダ出力で選択する水平セレ
クトゲートである。
PCAはデータ書込み時に上記と同様にして求
めた垂直パリテイおよび水平パリテイを書込んで
おくパリテイセルアレイである。このパリテイセ
ルアレイPCAの構成は、各ワード線WLについて
それぞれ水平パリテイセルHPCがｍビツト、垂
直パリテイセルVPCがｋビツトである。BL′はこ
れらのセルHPC，VPCに関する（ｋ＋ｍ）本の
ビツト線で、その出力はセレクタSEL内のパリテ
イセレクトゲートPSGで選択され、パリテイ発
生器VSG，HPGの出力と比較される。CMPはそ
の比較器で、一致すると０、不一致のとき１を出
力する。この１出力は、１本のワード線のデータ
を上記ｋ×ｍのＨ−Ｖマトリクスに配列し直した
とき、誤りが生じているデータビツトを含む垂直
および水平のパリテイグループのパリテイが同時
に入力したときに生じ、これはこれらの垂直、水
平の行、列の交点のビツトがエラーであることを
示す。従つて、この１出力をデータバスDBUSを
一方の入力とするEORゲートG1に入力すれば、
そのときのデータ、つまり誤りの生じているデー
タは反転され、訂正されたデータDOUTが得られ
る。
この誤り訂正機能は、α線によるソフトエラー
のみならず、ハード的なビツト不良、或いはビツ
ト線不良に対しても有効である。しかし、訂正可
能なのは各ｋ，ｍビツトにつき１ビツト（上記Ｈ
−Ｖマトリクスで任意の行、列を選択したときそ
の交点ビツトのみエラーのとき）であるから、こ
の機能でハードエラーに対処し、不良チツプを正
常チツプにしてしまうと、その後の動作段階では
Ｈ−Ｖマトリクス上での同一行又は列に生じるソ
フトエラーを訂正する能力を失う。
一方、ハードエラー救済のための冗長技術が公
知であり、ロー冗長即ち冗長ワード線を付設して
不良ワード線を置換する冗長構成に関しては、従
来技術をそのまま上記の誤り訂正機能付記憶装置
に適用することができ、特定ワード線に沿うハー
ド不良は冗長技術で救済し、且つソフトエラーは
上記Ｈ−Ｖマトリクスを用いる２次元パリテイ方
式で訂正する構成を格別の困難なしに実現でき
る。しかしコラム冗長構成の適用は、従来技術の
延長では困難である。不良コラムの冗長コラムへ
の切換えは、従来技術においては単にデータバス
線への結合を正規コラム群と冗長コラムとで切換
え制御すれば済んだ。しかし、Ｈ−Ｖマトリクス
を用いる２次元パリテイを併せて行なうために
は、パリテイを取るべきコラムデータ群中に不良
コラムデータが混入するのを禁止し、冗長コラム
データで置換しなければならない。不良コラムの
発生位置は不定であるから、このような切換制御
回路を組込むのは膨大な素子数を要し、実用的で
ない。
発明の目的 本発明は特定コラムに沿うハード不良は冗長コ
ラムによる冗長方式で訂正し、ソフトエラーは上
記Ｈ−Ｖマトリクスを用いる２次元パリテイ方式
で訂正可能なようにすることにより高密度メモリ
の歩留り向上を図りかつα線対策を施こそうとす
るものである。
そして膨大な数の切換制御素子を要することな
しに、不良コラムデータによつて２次元パリテイ
に支障を生じるのを阻止し、冗長コラムデータに
よつて正常な２次元パリテイを行ない、正常な誤
り訂正を可能とする制御手段を提供することを目
的とする。
発明の構成 本発明は、選択ワード線に接続された複数コラ
ム線分メモリセルの読出しデータを受け、これら
を仮想的にパリテイチエツク用の２次元マトリク
スに配列し直して、該マトリクスの垂直パリテイ
および水平パリテイを発生し、同様にして求めそ
して予め記憶装置に格納しておいた垂直パリテイ
および水平パリテイと比較して読出しデータの誤
りを訂正する誤り訂正回路を備えた半導体記憶装
置において、不良コラムを置換する冗長コラム
と、選択コラムに対して垂直又は水平パリテイを
取るべきコラムデータ群中に不良コラムからのデ
ータが含まれるときその不良コラムの読出しデー
タの垂直又は水平パリテイ発生回路へのデータ取
込みを選択的に禁止するインヒビツト回路と、該
インヒビツト回路が該禁止動作をしたときに、前
記垂直又は水平パリテイ発生回路出力と前記冗長
コラムからのデータとでパリテイを発生して前記
垂直又は水平パリテイとする回路とを備えてなる
ことを特徴とするものである。
このようにするとハード的なコラム不良は冗長
コラムによつて補われるので、パリテイチエツク
による誤り訂正機能はα線等によるソフトエラー
の訂正だけに使用でき、パリテイチエツク用マト
リクス上の注目垂直又は水平列に該当するコラム
群中に不良コラムが含まれているような場合にも
冗長コラムデータを使用して正しいデータへの訂
正が可能になる。以下、図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例 第１図は本発明の一実施例を示す回路図で、第
５図と同一部分には同一符号が付してある。本例
が第５図と異なる点は、冗長セルアレイRCA（冗
長コラム）を設けてその出力とパリテイ発生器
HPG，VPGの各出力をEORゲートG2，G3に入
力するようにしたこと、およびセレクタSELとパ
リテイ発生器HPG，VPGの間にインヒビツト回
路IC0，IC1を介在させ、また冗長セルアレイ
RCAとEORゲートG2，G3の間にインヒビツト回
路IC2，IC3を介在させたこと、そしてこれらのイ
ンヒビツト回路IC0〜IC3をインヒビツト制御回路
CTLで制御するようにしたこと等である。冗長
セルアレイRCAはメモリセルアレイMCAの１ビ
ツト線と同じビツト数の冗長セルを配列したもの
で、各冗長セルはメモリセルアレイMCAと共通
のワード線WLで選択される。EORゲートG4，
G5とアンドゲートG6は第５図の比較器CMPを構
成し、EORゲートG2，G3の出力がEORゲート
G4，G5の各一方の入力となる。これらEORゲー
トG4，G5の各他方の入力はパリテイセルアレイ
PCAからの水平および垂直パリテイである。
第２図はインヒビツト回路IC0〜IC3の基本構成
で、IC2およびIC3はこれを１組、そしてIC0はｋ
組、またIC1はｍ組備える。DBは入力を意味し、
またDBPは出力を意味する。実際にはセレクタ
SELの出力は相補的なので、これらの反転入力
DBと反転出力がある。MOSトランジスタ
Q1，Q2は入力DB，のインヒビツト用で、オ
ンで出力許容、オフで出力阻止（インヒビツト）
となる。これらのトランジスタQ1，Q2を制御す
るのはトランジスタQ5，Q6からなるMOSインバ
ータの出力N1である。このインバータはインヒ
ビツト信号ISがＨ（ハイ）レベルのときトランジ
スタQ1，Q2をオフにし、入力DB，のレベル
がそのまま出力DBP，となることを阻止す
る。代りに、トランジタQ3，Q4をオンにし、出
力DBPはＬ（ロー）、出力はＨに固定する。
これにより不良コラムからのデータは、実質的に
は強制的に“０”にされる。パリテイ発生器
HPG，VPGは基本的には奇パリテイを発生する
EORゲートの集合体で構成されるから、特定の
１ビツトデータを強制的に“０”にすることは、
該データを不採用として残余のデータ群でパリテ
イを取ることと等価である。VCCはＨレベルの基
になる電源電圧、GNDは１レベルの基になるア
ース電位である。
インヒビツト信号ISはインヒビツト制御回路
CTLから発生される。この制御回路CTLは、ハ
ード障害のあるコラム線のアドレス（以下、不良
アドレスという。）を格納した読み出し専用メモ
リROMと、その不良アドレスとコラム選択用外
部アドレスa1〜anを比較して一致したときイン
ヒビツト信号ISをＨにするインヒビツト信号発生
回路ISGとを備える。第３図はその具体例で、
ROM以外はインヒビツト発生回路ISGを構成す
る各要素である。外部アドレスa1〜anは2i＝ｋ、
2n-i＝ｍとなる様なaiを境に分割され、a1〜aiは比
較器CMP2へ、またai+1〜anはCMP1へ入力され
る。不良コラムアドレスメモリROMも外部コラ
ムアドレスと同じビツト数を有し、その出力A1
〜AnのうちA1〜Aiを比較器CMP2とデコーダ
DEC1に、またAi+1〜Anを比較器CMP1とデコー
ダDEC2に与える。比較器CMP1、又はCMP2はそ
れぞれの不良アドレス入力と外部アドレス入力と
が完全に一致したときにそれぞれインヒビツト活
性化信号IASk，IASmを出力する。デコーダ
DEC1の出力DFAkはｋ本で、そのうち１ビツト
だけが１になり、これが不良ビツト線（不良コラ
ム）の位置を示す。デコーダDEC2の出力DFAm
はｍ本で、これも１ビツトだけが１になつて同じ
不良ビツト線の位置を示す。２つのデコーダ
DEC1，DEC2が異なる出力DFAk，DFAmで同
じ不良ビツト線の位置を示すのは、セレクタSEL
の構成が水平パリテイ発生器HPGへはｋ本のバ
スラインで、また垂直パリテイ発生器VPGへは
ｍ本のバスラインでそれぞれデータを受渡すよう
にしているため（前述のＨ−Ｖマトリクスに合わ
せるため）である。そして各デコーダDEC1，
DEC2がそれぞれ指示する不良ビツト線位置に対
し、インヒビツト回路IC0，IC1に入るｋ本及びｍ
本のデータバス対において、実際に不良コラムか
らの不良データが来るのは、それぞれ１／ｍ及び
１／ｋである。つまり各デコーダDEC1、又は
DEC2に対し、入力される部分コラムアドレス以
外の残余の部分コラムアドレスと対応外部コラム
アドレスとが一致したときに、当該デコーダ
DEC1又はDEC2出力の指示するデータバス対上に
不良コラムデータが転送されて来る。比較器
CMP1，CMP2はこのときにのみアンドゲートを
介してデコーダ出力を送出させインヒビツト動作
を行なわせて不良コラムデコーダを強制的に
“０”にするものである。以下この動作を更に詳
細に説明する。
デコーダDEC1，DEC2の出力DFAk，DFAm
はワード線が選択されるとき常に発生し、これを
インヒビツト活性化信号IASk，IASmの発生時
だけ有効とするためにアンドゲートG11，G12を
設け、その出力ISk，ISmをインヒビツト回路
IC0，ICmへ与えるようにする。このようにする
と比較器CMP1，CMP2の出力IASk、及びIASm
がいずれもＬのとき、つまり、パリテイチエツク
用マトリクス上において選択コラムデータを含む
水平列及び垂直列のいずれにも不良コラムデータ
が含まれないときはアンドゲートG11，G12の出
力ISk（ｋ本）、ISm（ｍ本）は全てＬであるからイ
ンヒビツト回路IC0，IC1は全てスルーの状態とな
る。第２図の回路で言えば、ISがＬでトランジス
タQ1，Q2がオン、トランジスタQ3，Q4がオフの
状態である。このときISKを入力とする。オアゲ
ートG13の出力はＬ、従つてその出力を反転する
インバータG14の出力RASk（１本）はＨになる。
このRASkがインヒビツト回路IC2に対する信号
ISになり、これがＨのためEORゲートG2の入力
は一方がインヒビツト回路IC2からの固定出力０、
他方がパリテイ発生器HPGからの出力となる。
従つて、水平パリテイ発生器HPGの出力はその
ままEORゲートG4に入力する。同時にISmを入
力とするオアゲートG15の出力はＬであるから、
その出力を反転するインバータG16の出力RASm
もＨとなる。このRASmがインヒビツト回路IC3
に対する信号ISになるので、EORゲートG3のイ
ンヒビツト回路IC3側からの入力は０になる。こ
の結果、垂直パリテイ発生器VPGの出力はEOR
ゲートG3をそのまま通過してEORゲートG5に入
力する。
これに対し、比較器CMP1において、各々入力
される部分外部アドレスと部分不良アドレスが一
致してインヒビツト活性化信号IASkがＨになる
とデコーダDEC1の出力DFAkはそのままアンド
ゲートG11を通過してISkとなる。従つて、イン
ヒビツト回路IC0ではｋ本のうち１本がＨとなつ
ている信号ISkを受けて該当する不良コラムのデ
ータがそのままパリテイ発生器HPGに入らない
ようにする（代わりに０を入力する）。比較器
CMP2において外部アドレスと不良アドレスの一
致が検出されたときも全く同様であり、デコーダ
出力DFAmがISmになる。また、インヒビツト
回路IC1についても同様であり、ISmが示す不良
コラムデータをインヒビツトして代わりに０をパ
リテイ発生器VPGに入力する。このときは
RASk、又はRASm又はその両方がＬであるから
インヒビツト回路IC2、又はIC3又はその両方が冗
長セルアレイRCAの出力をそのまま通過させる。
冗長セルアレイRCA出力はEORゲートG2，G3で
パリテイ発生器HPG，VPG出力に対しパリテイ
処理を加えることになる。このときパリテイ発生
器HPG，VPGは不良ビツト情報を除いたパリテ
イ出力を生じており、EORゲートG2，G3で冗長
ビツト情報を加えたパリテイ出力が得られるもの
である。こうして修正したパリテイ発生器VPG，
HPGの出力はパリテイセルアレイPCAからのパ
リテイ出力と比較器G4，G5，G6で前述のように
比較され、EORゲートG1で読出しデータの修正
を行なう。
ハードエラーコラムが有るワード線の他のコラ
ムにソフトエラーがある。例えばハードエラーコ
ラムデータのＨ−Ｖマトリクス上のアドレスを横
ｋ方向でｉ番目、縦ｍ方向でｊ番目即ち（ｉ、
ｊ）としてその横方向で隣りのビツト（ｉ＋１、
ｊ）にソフトエラーが生じたとすると、正視コラ
ムからのデータを使用する限りは該ｊ番の横線に
対する水平パリテイHPjはエラー指示不能とな
る。しかしこのときは出力DFAkのｉ番目がＨに
なつており、そして上記ソフトエラービツトがア
クセスされるとき比較器CMP1が、縦ｍ方向ｊ番
目の水平列の水平パリテイを発生すべき外部アド
レスであり、これは冗長ROM格納の対応部分不
良アドレスと一致することを検出して出力IASk
をＨとし、アンドゲートG11にてデコーダDEC出
力を通過させる。従つてインヒビツト回路IC0に
おいて、ｉ番目のコラムデータがインヒビツトさ
れる。このときインヒビツト回路IC0に入力され
ているのはｊ番目水平列のコラムデータ群であ
り、かくして水平パリテイコラムデータ群中で水
平ｊ列中ｉ番目のコラムデータ（つまり不良コラ
ムからのデータ）がインヒビツトされる。水平パ
リテイ発生回路PGでは残りのｋ−１個のコラム
データでパリテイを発生し、インヒビツト回路
IC2及びEORゲートG2にて更に冗長コラムデータ
を用いて最終的に正常な水平パリテイを発生す
る。垂直パリテイに関しては、ｉ＋１番目垂直列
中は不良コラムデータを含まれないから、データ
セレクタSELからのｍ個のコラムデータでそのま
ま垂直パリテイを発生すればよいが、このときは
比較器CMP2にて比較されるか部分コラムアドバ
イスについては、ROM中の不良コラムアドレス
と外部アドレスが不一致であり、結果的にインヒ
ビツト回路IC1はインヒビツト動作しない。以上
によりＨ−Ｖマトリクス上の（ｉ＋１、ｊ）のコ
ラムをアクセスする際にも、（ｉ、ｊ）コラムの
不良データが冗長コラムの正常データに置換えら
れて正常な水平、垂直パリテイが発生され、ソフ
トエラーを生じても正常データへの訂正が可能で
ある。
上記の例において、Ｈ−Ｖマトリクス上の
（ｉ、ｊ）コラム（つまりハードエラーのある不
良コラム）がアクセスされた場合は、ROM格納
の不良コラムアドレスと外部コラムアドレスが完
全一致し、IASm，IASkが共にＨとなつてAND
ゲートG17出力MPXSをＨにし、これは第１図の
マルチプレクサMPXにおいて、データ出力を正
規側コラムのデータバスDBUS出力から冗長コラ
ムRCA側出力に切換える。その他のMPXSがＬ
の期間は正規側のデータバスDBUS出力を出す。
一方、水平、垂直パリテイ発生系のいずれにおい
ても、前述と同様の動作によつて、水平列中ｉ番
目、垂直列中ｊ番目のコラムデータがインヒビツ
トされ、各々冗長コラムデータにより追加のパリ
テイ発生処理がEORゲートG2，G3にてなされる。
よつてハードエラーのある不良コラムに代えて冗
長コラムをアクセスする動作のときにも正常のパ
リテイチエツク、誤り訂正を行なうことが可能で
ある。
第４図はパリテイセルアレイPCAにハード障
害があつてもこれを救済できるようにした本発明
の他の実施例である。第１図の例では冗長セルア
レイRCAをメモリセルアレイMCAと置き換える
場合を示したが、本例ではそれを更に拡張してメ
モリセルアレイMCAのみならずパリテイセルア
レイPCAとも置換できるようにしている。具体
的には水平パリテイセルHPCに対するインヒビ
ツト回路IC4と垂直パリテイセルVPCに対するイ
ンヒビツト回路IC5を追加し、その出力とパリテ
イ発生器HPG，VPGの出力を先ずEORゲート
G4，G5に入力する。このようにするとインヒビ
ツト回路IC4，IC5がスルーのときは、EORゲー
トG4，G5の出力が直ちに水平、垂直の各パリテ
イチエツクの結果となるので、インヒビツト回路
IC2，IC3からは固定的にＬを出力させてEORゲ
ートG2，G3の出力をそのままアンドゲートG6へ
入力させるようにすればよい。この動作はメモリ
セルアレイMCAおよびパリテイセルアレイPCA
にハード障害がない場合である。
これに対し、パリテイセルアレイPCAにハー
ド障害があるときは冗長セルアレイRCAをその
代りに用い、パリテイセルアレイPCAから不良
ビツトを読み出すときインヒビツト回路IC4，IC5
から固定的にＬを出力し、代りに冗長セルアレイ
RCAの出力を用いるようにインヒビツト回路
IC2，IC3をスルーにする。このためには第３図の
メモリROMにはパリテイビツトの不良アドレス
も格納しておき、インヒビツト回路IC4，IC5（こ
れらも第２図の構成をとる）用のインヒビツト信
号PISk，PISmを発生する様にする。これは第２
図のISに相当する。
発明の効果 以上述べたように本発明によれば、半導体記憶
装置のハード的な障害は冗長セルで対応できるの
で、Ｈ−Ｖパリテイチエツクによる誤り訂正機能
はソフトエラー対策だけに使用できる利点があ
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２
図はインヒビツト回路の一例を示す回路図、第３
図はインヒビツト制御回路の一例を示す回路図、
第４図は本発明の他の実施例を示す回路図、第５
図は従来の誤り訂正機能を有した半導体記憶装置
の回路図である。 図中、MCAはメモリセルアレイ、PCAはパテ
イセルアレイ、WLはワード線、BL，BL′はビツ
ト線、SELはセレクタ、HPGは水平パリテイ発
生器、VPGは垂直パリテイ発生器、RCAは冗長
セルアレイ、IC0〜IC5はインヒビツト回路、
CTLはインヒビツト制御回路である。

Claims (1)

    【特許請求の範囲】
  1. １ 選択ワード線に接続された複数コラム線分メ
    モリセルの読出しデータを受け、これらを仮想的
    にパリテイチエツク用の２次元マトリクスに配列
    し直して、該マトリクスの垂直パリテイおよび水
    平パリテイを発生し、同様にして求めそして予め
    記憶装置に格納しておいた垂直パリテイおよび水
    平パリテイと比較して読出しデータの誤りを訂正
    する誤り訂正回路を備えた半導体記憶装置におい
    て、不良コラムを置換する冗長コラムと、選択コ
    ラムに対して垂直又は水平パリテイを取るべきコ
    ラムデータ群中に不良コラムからのデータが含ま
    れるときその不良コラムの読出しデータの垂直又
    は水平パリテイ発生回路へのデータ取込みを選択
    的に禁止するインヒビツト回路と、該インヒビツ
    ト回路が該禁止動作をしたときに、前記垂直又は
    水平パリテイ発生回路出力と前記冗長コラムから
    のデータとでパリテイを発生して前記垂直又は水
    平パリテイとする回路とを備えてなることを特徴
    とする半導体記憶装置。
JP59171317A 1984-08-17 1984-08-17 半導体記憶装置 Granted JPS6150293A (ja)

Priority Applications (5)

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JP59171317A JPS6150293A (ja) 1984-08-17 1984-08-17 半導体記憶装置
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