JPH06203596A - 半導体メモリ装置及びそのメモリセルアレイの配置方法 - Google Patents

半導体メモリ装置及びそのメモリセルアレイの配置方法

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JPH06203596A
JPH06203596A JP5104442A JP10444293A JPH06203596A JP H06203596 A JPH06203596 A JP H06203596A JP 5104442 A JP5104442 A JP 5104442A JP 10444293 A JP10444293 A JP 10444293A JP H06203596 A JPH06203596 A JP H06203596A
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memory cell
cell array
memory device
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Hyong-Gon Lee
炯坤 李
Sung-Hee Cho
星煕 趙
Se-Jin Kim
世振 金
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    • G—PHYSICS
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】 【目的】ＥＣＣ回路を使用した単ビット欠陥、ビット線
上の欠陥、及びワード線上の欠陥の救済効率が最大限に
高められた半導体メモリ装置を提供する。 【構成】メモリセルアレイ４０を、各ビットについて独
立的に動作するようにされたストリング選択線及びワー
ド線を備えたローデコーダ５１により電気的に分離して
配置するようにし、その分離された各メモリセルアレイ
に１ビットずつノーマルビット及びパリティビットを記
憶させるようにする。したがって、ストリング選択線或
いはワード線に欠陥が発生しても、その欠陥によりデー
タに生じる誤りは１ビットなのでＥＣＣ回路で容易に訂
正できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置、特に
単(single)ビット欠陥、ビット線上の欠陥及びワード線
上の欠陥の救済(repair)を可能とするＥＣＣ(Error Che
cking and Correcting) 回路を有する半導体メモリ装置
に関する。
【０００２】
【従来の技術】通常、高集積半導体メモリ装置では、そ
の歩留りを向上させるため、冗長(Redundancy)回路又は
ＥＣＣ回路を内蔵して欠陥を救済する方法が広く使用さ
れている。この冗長回路を用いる場合、ビット線上の欠
陥及びワード線上の欠陥をすべて救済することができる
が、ウェーハの工程後に付随的に工程を追加しなければ
ならないだけでなく、読出し専用メモリ（ＲＯＭ）等の
メモリ装置には使用し難い。
【０００３】一方、ＥＣＣ回路は、入力時に入力データ
（ノーマルデータ）によりパリティ(parity)データを発
生させてこれらノーマルデータ及びパリティデータをす
べて貯蔵し、出力時に貯蔵されたノーマルデータとその
ノーマルデータによって発生されたパリティデータとを
比較して誤りを検出し訂正するようになっている。ＥＣ
Ｃ回路によるｎビット誤り点検及びｎビット誤り訂正の
場合、ＥＣＣ回路は、同時に感知され一度の誤り訂正動
作を行うデータからｎビット以下の欠陥が検出される
と、その検出されたビット欠陥を救済できるが、同時に
感知されるデータからｎ＋１ビット以上の欠陥が検出さ
れるときには、欠陥の救済が不可能となる。
【０００４】このとき、例えばｎ＝１の場合、ノーマル
ビット数に応じて必要なパリティビット数は、この分野
でよく知られているように、ハミングコード(Hamming c
ode)によって決定される。これを次式に示す。 ２k ≧ｍ＋ｋ＋１ ………（１） ここで、ｍはノーマルビット数であり、ｋはパリティビ
ット数である。式（１）によると、ノーマルビット数が
８個の場合はパリティビット数は４個必要で、ノーマル
ビット数が１６個の場合にはパリティビット数は５個必
要となる。
【０００５】このようなＥＣＣ回路を適用する場合、パ
リティセルの追加によるチップサイズの増加、訂正回路
による動作速度低下等の短所があるが、素子の集積度が
増加すればする程、ＥＣＣ回路を使用することによる信
頼性及び歩留り向上の長所の重みが増し、短所を補うに
十分な効果を奏する。
【０００６】図５に、従来技術によるＥＣＣ回路を使用
した半導体メモリ装置の例を示し、そして図６に、図５
に示すサブアレイＤ０、Ｄ１、…、ＤＮの接続関係を表
す構成図を示す。また、図７は図６に示す回路の詳細な
回路図である。
【０００７】図５に示すのは、Alan D. Poeppelmanによ
り“FAULT TOLERANT MEMORY ”の名称で特許出願され、
１９８７年９月８日付けで特許発行された米国特許番号
第４，６９２，９２３号に詳細に開示されている技術で
ある。
【０００８】サブアレイＤ０〜ＤＮの各構成は、それぞ
れ多数のメモリセルが集まって形成されるスタックセッ
ト(stack set) Ｎ（Ｎ＝０〜Ｎ）が、多数集まって１つ
のサブアレイを構成するようになっている。このスタッ
クセットは、２つのストリングの組合せで構成される。
ここで、図５及び図７を参照してバンク選択線Ｎ〜Ｎ＋
３の動作を説明する（尚、バンク選択線は一般のストリ
ング選択線と同じ意味である）。バンク選択線Ｎは、サ
ブアレイＤ０ではスタックセット０を、サブアレイＤ１
ではスタックセット１を、サブアレイＤＮではスタック
セットＮをそれぞれ選択する。そして、サブアレイＤ１
のスタックセット０を選択するバンク選択線はサブアレ
イを交差してサブアレイＤＮ−１のスタックセットＮに
連結される。このような構成に従って、ワード線上の欠
陥が発生するとＥＣＣ回路によりその欠陥を救済するこ
とができる。
【０００９】この特許の明細書で詳細に説明されている
ように、図５乃至図７に示すような構成を用いること
で、チップ内の占有面積を減少させられる一方で、より
性能の向上したＥＣＣ回路を提供でき、製造上の欠陥に
よる影響を制御できる能力をもつメモリ装置の提供が可
能となる。
【００１０】しかし、この公知技術には次にあげるよう
な問題がある。第１に、ワード線上の欠陥は救済できる
が、バンク選択線上の欠陥は救済できない。すなわち、
例えばバンク選択線Ｎとバンク選択線Ｎ＋１との短絡等
の欠陥が生じると、そのバンク選択線が連結されている
すべてのサブアレイで誤情報が発生することになってし
まうが、この欠陥を救済することはできない。
【００１１】第２に、１本のバンク選択線がすべてのサ
ブアレイの選択トランジスタと相互に連結されているた
め、バンク選択線の負荷が大きくなり、高集積半導体メ
モリ装置に適用する場合にその負荷の重みが重大な問題
となる。
【００１２】第３に、上述のようにいくつかのバンク選
択線は、サブアレイと交差して他のサブアレイのスタッ
クセットに連結されるので、レイアウトが難しいうえ、
マスク工程が増加する。
【００１３】第４に、図７に示すバスロー信号０、１が
電源電圧Ｖｃｃ又は接地電圧Ｖｓｓに変化するため消費
される電力が大きく、また動作速度が遅くなる。すなわ
ち、図７に示すように、偶数ローバス線（EVEN ROW BUS
LINE ）のバスロー信号０は、バス負荷リミッタ２のデ
プレッション形トランジスタを通じてワード線ＷＬ３
１、ＷＬ３２に伝わり、同様に奇数ローバス線のバスロ
ー信号１はワード線ＷＬ４１、ＷＬ４２に伝わるように
されている。したがって、バスロー信号０及びバスロー
信号１が電源電圧Ｖｃｃ又は接地電圧Ｖｓｓに変化すれ
ば、これらの伝わる全てのワード線の電位も電源電圧Ｖ
ｃｃ又は接地電圧Ｖｓｓに変化する。半導体メモリ装置
の高集積化に伴いバスロー信号０及びバスロー信号１の
伝わるワード線の数も増加するため、特に高集積の半導
体メモリ装置でバスロー信号０及びバスロー信号１の電
位が電源電圧Ｖｃｃ又は接地電圧Ｖｓｓに変化する場
合、非常に大きな電力が消費されることになるだけでな
く、それにより動作速度が遅くなるという問題がある。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、集積度が増加すればする程ＥＣＣ回路の動作効果
も増大するような半導体メモリ装置を提供することにあ
る。
【００１５】また本発明の他の目的は、チップの歩留り
が大きく向上し、そして信頼性の高い半導体メモリ装置
を提供することにある。
【００１６】さらに本発明の他の目的は、チップの歩留
りが大きく向上し、そして信頼性の高いＥＣＣ回路を備
えた半導体メモリ装置を提供することにある。
【００１７】本発明のまた他の目的は、ＥＣＣ回路を内
蔵する半導体メモリ装置について、ワード線に関連した
欠陥を容易に救済できるようにされた半導体メモリ装置
を提供することにある。
【００１８】さらに本発明のまた他の目的は、半導体メ
モリ装置において、ＥＣＣ回路の使用だけで単ビット欠
陥、ビット線及びワード線に関連した欠陥の救済効率を
高められるような半導体メモリ装置を提供することにあ
る。
【００１９】本発明のさらにまた他の目的は、ＥＣＣ回
路だけを使用して単ビット欠陥、ビット線及びワード線
に関連した欠陥の救済効率を大きく高められるような半
導体メモリ装置のメモリセルアレイの配置方法を提供す
ることにある。
【００２０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ノーマルビット及びパリティビット
を使用してＥＣＣ回路により誤り訂正動作を行うように
された半導体メモリ装置において、１度のアクティブ周
期のとき同時に感知されるノーマルビット及びパリティ
ビットの１ビットずつに対応させて電気的に分離された
メモリセルアレイを備えていることを一つの特徴として
いる。また、このような半導体メモリ装置のメモリセル
アレイを、同時に感知されるノーマルビット及びパリテ
ィビットの１ビットずつに対し独立的に動作するように
されたストリング選択線及びワード線を有するローデコ
ーダによって分離することを特徴とする。
【００２１】さらに、ＥＣＣ回路を有する半導体メモリ
装置のメモリセルアレイの配置方法について、メモリセ
ルアレイをローデコーダにより電気的に分離して配置す
るようにし、１つのローアドレス信号によって同時にす
べてのローデコーダを動作させ、そして各ローデコーダ
がもつ各メモリセルアレイにつき独立的に動作するスト
リング選択線及びワード線のそれぞれが、ノーマルビッ
ト又はパリティビットを１ビットずつ選択するようにし
てメモリセルアレイを配置する配置方法とすることを特
徴とする。
【００２２】尚、ストリング選択線及びワード線を独立
的に動作させる方法は、ローデコーダに限られるもので
はなく、適宜にその他の、例えば中継器(Repeater)のよ
うなものにしてもよい。
【００２３】
【実施例】以下、本発明の好適な一実施例を添付の図面
を参照して説明する。図１は、本発明による半導体メモ
リ装置の一実施例を示すブロック図であり、８ビットの
ノーマルビットと４ビットのパリティビットの構成をも
つＥＣＣ回路付きメモリ装置を示している。この例で
は、メモリセルアレイ４０を、ノーマルビットで構成さ
れる８個のノーマルビットアレイ（サブアレイ）Ｄ０〜
Ｄ７と、パリティビットで構成される４個のパリティビ
ットアレイ（サブアレイ）Ｐ０〜Ｐ３とに分け、全部で
１２ブロックで構成している。
【００２４】尚、本実施例におけるノーマルビットとパ
リティビットの配置についてはランダムなもので、特に
図１の構成に限定されるものではなく、この例とは異な
る構成としても本発明の目的を十分に達成できること
は、当該分野で通常の知識を有する者なら容易に理解で
きるであろう。すなわち、本発明では、互いに隣接する
ノーマルビットアレイ間に、又はパリティビットアレイ
間に（又は、ノーマルビットアレイとパリティビットア
レイとの間に）ローデコーダを配置し、そして、同時に
選択され一度の誤り訂正動作を行うノーマルビット及び
パリティビットの各ビットについて独立的に動作するス
トリング選択線及びワード線が提供されることを大きな
特徴としている。
【００２５】この例の半導体メモリ装置はさらに、外部
から印加されるローアドレス信号及びカラムアドレス信
号を中継してチップ内部に伝送するローアドレスバッフ
ァ４２及びカラムアドレスバッファ４５と、多数のワー
ド線のうちの１本のワード線の選択、多数のストリング
選択線のうちの１本のストリング選択線の選択を行うた
めのロープリデコーダ４３と、多数のビット線のうちの
１本のビット線の選択を行うためのカラムプリデコーダ
４６及びカラム選択器４７と、選択されたメモリセルの
状態を判断するための１２個のセンスアンプ及び感知さ
れた１２個のデータの中で１ビット以下の誤りを検出し
て訂正するＥＣＣ回路４８と、訂正された８個の出力信
号を増幅してチップ外部に伝送するデータ出力バッファ
４９と、出力パッド５０とを備えている。
【００２６】尚、本実施例においては、８個のノーマル
ビットあたり４個のパリティビットを必要とする８ビッ
トＥＣＣ回路を使用しているが、この他にも、１６ビッ
トＥＣＣ回路や３２ビットＥＣＣ回路、あるいはそれ以
上のものを使用することも可能である。
【００２７】図２は図１に示したサブアレイＤ０及びＤ
１の詳細な回路を示す。チップ外部からアドレス信号が
入力されると、この入力されたアドレス信号によってビ
ット線とローデコーダ５１が選択される。ローデコーダ
５１により各サブアレイＤ０、Ｄ１の任意の１つのメモ
リセルが選択される。メモリセルアレイ内部の動作は、
ローデコーダ５１に提供された各駆動器により１本のス
トリング選択線ＳＳＬｉ（ｉ＝０〜ｎ）が選択され、１
つのストリングでまた１本のワード線ＷＬｉ（ｉ＝０〜
ｎ）が選択される。このとき、１つのローデコーダ５１
の駆動器は他の駆動器と電気的に相互に分離されてお
り、サブアレイＤ０及びＤ１は相互に異なる駆動器に連
結されている。それによって、サブアレイＤ０では１つ
のメモリセルが選択される。また、同様の方法で各サブ
アレイで１つのメモリセルだけが選択される。
【００２８】したがって、ストリング選択線ＳＳＬ０と
ＳＳＬ１、又はワード線ＷＬ０とＷＬ１が相互に短絡す
る現象が生じても、これは誤り訂正動作を行うノーマル
ビット及びパリティビットのうちのいずれか１ビットに
だけ異常を生じることになるので、ＥＣＣ回路により、
ストリング選択線ＳＳＬ０とＳＳＬ１、又はワード線Ｗ
Ｌ０とＷＬ１の短絡による欠陥を救済できるようにな
る。また、１つのストリング選択線及びワード線信号が
１つのサブアレイのうちの１つのメモリセルだけを選択
するので、負荷が小さくて高速化に有利であり、半導体
メモリ装置の集積度の増加にかかわらず負荷が増加する
こともない。
【００２９】図２に示す構成を参照して図１に示す装置
の動作を次に説明する。アドレス信号に応じて各ワード
線によりノーマルビットアレイＤ０〜Ｄ７、パリティビ
ットアレイＰ０〜Ｐ３から選択された１２個のデータの
中に１ビット以下の欠陥が発生した場合、ストリング選
択線及びワード線が各ビットについて独立的に動作する
ようにされているので、ＥＣＣ回路による救済が可能で
ある。
【００３０】すなわち、図示のように、ローデコーダ５
１によって、例えばサブアレイＤ０でストリング選択線
ＳＳＬ１及びワード線ＷＬ１によって１つのメモリセル
だけが選択され、サブアレイＤ１でもストリング選択線
ＳＳＬ１及びワード線ＷＬ１によって１つのメモリセル
だけが選択される。したがって、各々のサブアレイで１
つのメモリセルだけが選択されるので、ストリング選択
線やワード線の短絡が発生してもＥＣＣ回路による救済
が可能となる。
【００３１】また、このような欠陥は、１つのローデコ
ーダ５１により選択される互いに隣接したノーマルビッ
ト又はパリティビットのローアドレスが異なっていれ
ば、完全に救済することができる。言い換えれば、メモ
リセルアレイ内の多数のワード線で欠陥が発生しても、
ローアドレス信号が同じでなければ、ＥＣＣ回路による
救済が可能である。
【００３２】図３は、図２に示したようなノーマルビッ
ト及びパリティビットとローデコーダとの接続関係の実
施例を示す。同図に示す構成で、ビット線とワード線に
よって選択されるメモリセルを除いた構成はワード線デ
コーダで、この技術は、本出願人により１９８９年１１
月１３日付けで出願された“半導体メモリ装置のワード
線デコーダ”と題する韓国特許出願番号第１９８９−１
６４２８号において、その動作特性と共に詳細に開示さ
れている。尚、この他の改良されたワード線デコーダで
あっても容易に本発明に適用できることは、この分野で
通常の知識を有する者であれば容易に理解できるであろ
う。
【００３３】図４に示すのは、本発明による半導体メモ
リ装置の他の実施例のブロック図で、１６ビットのＥＣ
Ｃ回路の場合の例である。この図４の構成でも、ノーマ
ルビットアレイＤ０〜Ｄ１５とパリティビットアレイＰ
０〜Ｐ４の配置はランダムなもので、そして各ストリン
グ選択線及びワード線によって選択されるビット数はそ
れぞれ１個になる。このとき、ノーマルビット数が１６
個なので、それによるパリティビット数は５個であり、
そして、この実施例では本発明の目的を容易に達成する
ためにローデコーダ５１の数を１２個として実施してい
る。
【００３４】図１及び図４に示した構成は、本発明の思
想に立脚して実現した最適の実施例であり、本発明に適
用されるローデコーダはこの他にも多様に実施すること
が可能で、また、ＥＣＣ回路を内蔵する半導体メモリ装
置すべてに使用できる。さらに、上記実施例では、半導
体メモリ装置がローデコーダによって独立的に動作する
ストリング選択線及びワード線を有するように構成され
ることを示したが、例えば中継器を使用しても同様に本
発明の目的を達成できることは、当該分野で通常の知識
を有する者には明白である。
【００３５】
【発明の効果】以上述べてきたように本発明は、例えば
１２個のデータブロックから成るメモリセルアレイの場
合、６個のローデコーダを使用して前記データブロック
の１２個のストリング選択線及びワード線が相互に独立
的に動作するようにすることで、単ビット欠陥、ビット
線上の欠陥、及びワード線上の欠陥までも救済が可能と
なる。そして、このようにＥＣＣ回路だけを使用して大
部分の欠陥を救済できるので、従来の冗長回路を使用し
た場合にあったチップサイズの増加を防ぐことができ
る。また、冗長回路を使用する場合にあったウェーハ工
程後に不良セルを冗長用セルで救済することによるＴＡ
Ｔ(Turn Around Time)の増加を防ぐことも可能となる。
さらには、今後の６４Ｍ、２５６Ｍ級以上の超高集積半
導体メモリ装置における高信頼性や歩留りの一層の向上
を保障できるだけでなく、その動作特性をも向上させる
ことが可能となる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置の実施例を示す
ブロック図。
【図２】図１中のサブアレイの詳細を示す回路図。
【図３】図１及び図２に示す装置のローデコーダの実施
例を示す回路図。
【図４】本発明による半導体メモリ装置の他の実施例を
示すブロック図。
【図５】従来の技術による半導体メモリ装置の一例を示
すブロック図。
【図６】図５のサブアレイの連結関係を示すブロック
図。
【図７】図６のサブアレイの詳細な回路図。
【符号の説明】
Ｄ０〜Ｄ１５ ノーマルビットアレイ Ｐ０〜Ｐ４ パリティビットアレイ ５１ ローデコーダ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ノーマルビット及びパリティビットを使
    用してＥＣＣ回路により誤り訂正動作を行うようにされ
    た半導体メモリ装置において、 １度のアクティブ周期のとき同時に感知されるノーマル
    ビット及びパリティビットの１ビットずつに対応させて
    電気的に分離されたメモリセルアレイを備えていること
    を特徴とする半導体メモリ装置。
  2. 【請求項２】 メモリセルアレイは、同時に感知される
    ノーマルビット及びパリティビットの１ビットずつに対
    し独立的に動作するようにされたストリング選択線及び
    ワード線を有するローデコーダによって分離されている
    請求項１記載の半導体メモリ装置。
  3. 【請求項３】 同時に感知されるノーマルビット数は２
    n （ｎ＝２、３、４、５、…）であり、パリティビット
    数はこのノーマルビット数より少なくされている請求項
    １又は請求項２のいずれかに記載の半導体メモリ装置。
  4. 【請求項４】 ノーマルビット及びパリティビットを使
    用してＥＣＣ回路により誤り訂正動作を行うようにされ
    た半導体メモリ装置において、 １度のアクティブ周期のとき同時に感知されるノーマル
    ビット及びパリティビットの１ビットずつに対し独立的
    に動作するようにされたストリング選択線及びワード線
    を有するローデコーダを備えていることを特徴とする半
    導体メモリ装置。
  5. 【請求項５】 同時に感知されるノーマルビット及びパ
    リティビットの１ビットずつに対応するようにしてロー
    デコーダにより電気的に分離されたメモリセルアレイを
    備えている請求項４記載の半導体メモリ装置。
  6. 【請求項６】 ノーマルビット用のノーマルビットアレ
    イとパリティビット用のパリティビットアレイとを有す
    るようにされた半導体メモリ装置において、 ノーマルビットアレイ及びパリティビットアレイが、デ
    ータアクセス動作時に同時に感知されるノーマルビット
    及びパリティビットの１ビットずつに対応するようにし
    てローデコーダにより電気的に分離されていることを特
    徴とする半導体メモリ装置。
  7. 【請求項７】 ローデコーダは、同時に感知されるノー
    マルビット及びパリティビットの１ビットずつに対し独
    立的に動作するようにされたストリング選択線及びワー
    ド線を有している請求項６記載の半導体メモリ装置。
  8. 【請求項８】 ＥＣＣ回路を有する半導体メモリ装置の
    メモリセルアレイの配置方法において、 多数のデータを貯蔵する第１のメモリセルアレイと、こ
    の第１のメモリセルアレイに隣接し、多数のデータを貯
    蔵する第２のメモリセルアレイと、これら第１のメモリ
    セルアレイと第２のメモリセルアレイとの間に設けら
    れ、各メモリセルアレイにつき独立的に動作するストリ
    ング選択線及びワード線を有するローデコーダとを少な
    くとも備え、 １度のアクティブ周期のとき同時に感知されるデータ
    が、前記各ストリング選択線及びワード線によりそれぞ
    れ選択されるようになっていることを特徴とする半導体
    メモリ装置のメモリセルアレイの配置方法。
  9. 【請求項９】 ローデコーダが選択できるメモリセルア
    レイの数は、多くても２つである請求項８記載の半導体
    メモリ装置のメモリセルアレイの配置方法。
  10. 【請求項１０】 第１のメモリセルアレイ及び第２のメ
    モリセルアレイは、それぞれノーマルビット用のノーマ
    ルビットアレイとされる請求項８記載の半導体メモリ装
    置のメモリセルアレイの配置方法。
  11. 【請求項１１】 第１のメモリセルアレイ及び第２のメ
    モリセルアレイは、それぞれパリティビット用のパリテ
    ィビットアレイとされる請求項８記載の半導体メモリ装
    置のメモリセルアレイの配置方法。
  12. 【請求項１２】 第１のメモリセルアレイがノーマルビ
    ット用のノーマルビットアレイとされ、第２のメモリセ
    ルアレイがパリティビット用のパリティビットアレイと
    される請求項８記載の半導体メモリ装置のメモリセルア
    レイの配置方法。
JP5104442A 1992-11-23 1993-04-30 半導体メモリ装置及びそのメモリセルアレイの配置方法 Pending JPH06203596A (ja)

Applications Claiming Priority (2)

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KR1019920022114A KR960000681B1 (ko) 1992-11-23 1992-11-23 반도체메모리장치 및 그 메모리쎌 어레이 배열방법
KR1992P22114 1992-11-23

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JPH06203596A true JPH06203596A (ja) 1994-07-22

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JP (1) JPH06203596A (ja)
KR (1) KR960000681B1 (ja)

Cited By (3)

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