JPH0322724B2 - - Google Patents
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- Publication number
- JPH0322724B2 JPH0322724B2 JP58068852A JP6885283A JPH0322724B2 JP H0322724 B2 JPH0322724 B2 JP H0322724B2 JP 58068852 A JP58068852 A JP 58068852A JP 6885283 A JP6885283 A JP 6885283A JP H0322724 B2 JPH0322724 B2 JP H0322724B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- signal
- control device
- divider
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は自動利得制御装置に関する。更に詳述
すると入力信号が広範囲にわたり変化する対象に
応ずることができ、かつ高速応答性を有した自動
利得制御装置に関するものである。
すると入力信号が広範囲にわたり変化する対象に
応ずることができ、かつ高速応答性を有した自動
利得制御装置に関するものである。
まず従来の自動利得制御装置を第１図〜第３図
を用いて説明する。自動利得制御（Automatic
Gain Control以下単にAGCと略す）は通信機な
どで多用されている技術であり、その代表的構成
例を第１図に示す。同図において、A1は可変ゲ
イン要素であり、加えられた制御信号ecによりそ
のゲインを変化させ、入力信号eiを所定の大きさ
に制御するものである。DETは検出器であり、
出力信号epを検出し、それをレベル変換（例えば
交流−直流変換）するものである。A2は誤差増
幅器であり、検出器DETの出力信号epと基準値er
とを比較してその誤差を増幅し、この誤差がゼロ
となるような極性の制御信号ecを出力する。
を用いて説明する。自動利得制御（Automatic
Gain Control以下単にAGCと略す）は通信機な
どで多用されている技術であり、その代表的構成
例を第１図に示す。同図において、A1は可変ゲ
イン要素であり、加えられた制御信号ecによりそ
のゲインを変化させ、入力信号eiを所定の大きさ
に制御するものである。DETは検出器であり、
出力信号epを検出し、それをレベル変換（例えば
交流−直流変換）するものである。A2は誤差増
幅器であり、検出器DETの出力信号epと基準値er
とを比較してその誤差を増幅し、この誤差がゼロ
となるような極性の制御信号ecを出力する。
第２図は可変ゲイン要素の具体的な構成例を示
したものであり、ａは電圧制御抵抗Rvと一定ゲ
インアンプA1の組合わせ、ｂは差動増幅器形式
の可変ゲインアンプであつてエミツタ電流を変え
ることでゲインを変化させるようにしたもの、ｃ
はアバランシエフオトダイオード（以下単に
APDと略す）を用い、そのバイアス電圧を変え
ることで増幅率を変えるようにしたものであ。
したものであり、ａは電圧制御抵抗Rvと一定ゲ
インアンプA1の組合わせ、ｂは差動増幅器形式
の可変ゲインアンプであつてエミツタ電流を変え
ることでゲインを変化させるようにしたもの、ｃ
はアバランシエフオトダイオード（以下単に
APDと略す）を用い、そのバイアス電圧を変え
ることで増幅率を変えるようにしたものであ。
第３図ａは従来の自動利得制御装置であつて、
可変ゲイン要素として、アバランシエダイオード
APDと３段からなる増幅器A1〜A3とを用いた例
を示す図である。ここでプリアンプA0とメイン
アンプA4とは定ゲインのものである。Ｂはフイ
ルタ、A5は誤差増幅器、ＣはDC／DCコンバー
タである。
可変ゲイン要素として、アバランシエダイオード
APDと３段からなる増幅器A1〜A3とを用いた例
を示す図である。ここでプリアンプA0とメイン
アンプA4とは定ゲインのものである。Ｂはフイ
ルタ、A5は誤差増幅器、ＣはDC／DCコンバー
タである。
この第３図の装置によれば、APDの増幅率Ｍ
は同図ｃのようにバイアス電圧に対して大きな被
直線性を有している。また増幅器A1〜A3までの
合成のゲインをＧとすると、このＧが制御信号ec
に比例する場合、増幅器３段ではec 3の特性を示
す（これを第３図ｄに示す）。そして、通常は、
制御系の安定性を確保するために、第３図ｂに示
すように増幅器A1〜A3の合成ゲインＧとAPDの
増幅率Ｍの可変範囲を分離するようにしている。
は同図ｃのようにバイアス電圧に対して大きな被
直線性を有している。また増幅器A1〜A3までの
合成のゲインをＧとすると、このＧが制御信号ec
に比例する場合、増幅器３段ではec 3の特性を示
す（これを第３図ｄに示す）。そして、通常は、
制御系の安定性を確保するために、第３図ｂに示
すように増幅器A1〜A3の合成ゲインＧとAPDの
増幅率Ｍの可変範囲を分離するようにしている。
このような従来の自動利得制御装置は入力信号
eiによりループの動作点や巡ゲインが大きく変化
するので、入力信号eiの広い範囲にわたつて応答
性や安定性を満足させることは難しく、従来の誤
差増幅器による線形制御手段に限界があつた。
eiによりループの動作点や巡ゲインが大きく変化
するので、入力信号eiの広い範囲にわたつて応答
性や安定性を満足させることは難しく、従来の誤
差増幅器による線形制御手段に限界があつた。
本発明は以上の点に鑑みてなされたものであ
る。
る。
以下図面を参照しながら本発明を詳細に説明す
る。第４図ａは本発明に係る自動利得制御装置の
要部構成例を示した図である。同図において、
A1は前記したものと同じの可変ゲイン要素であ
り、入力信号eiと制御信号ecとを導入して信号ep
を出力している。ここで、これらの信号の間には
(1)式の関係がある。
る。第４図ａは本発明に係る自動利得制御装置の
要部構成例を示した図である。同図において、
A1は前記したものと同じの可変ゲイン要素であ
り、入力信号eiと制御信号ecとを導入して信号ep
を出力している。ここで、これらの信号の間には
(1)式の関係がある。
ep＝Ｆ（ec）・ei (1)
なお、ここでいう信号は必ずしも電気信号に限
るものではない。DETは前記したような検出器
であり、信号のレベル変換をするものである。
Dvは割算器であり検出器DETの出力信号epと基
準値erとで割算を行なうものである。Ｕは演算器
であり制御信号を発生させるものである。
るものではない。DETは前記したような検出器
であり、信号のレベル変換をするものである。
Dvは割算器であり検出器DETの出力信号epと基
準値erとで割算を行なうものである。Ｕは演算器
であり制御信号を発生させるものである。
以上のように構成された第４図の装置の動作を
以下に説明する。まず説明をわかり易くするため
にep＝epとする。これは例えばピーク値検出回路
を用いたような場合が該当する。即ち、次式が成
り立つ。
以下に説明する。まず説明をわかり易くするため
にep＝epとする。これは例えばピーク値検出回路
を用いたような場合が該当する。即ち、次式が成
り立つ。
ep＝ep＝Ｆ（ec）・ei
であるから割算器Dvの出力edは、(2)式となる。
ed＝er／ep＝er／ep (2)
ここで本発明の演算器Ｕは、例えば(3)式の演算
を行なう。
を行なう。
ec＝ed m (3)
すると次の(4)式が成立する。
ec＝［er／ep］m (4)
(1)式からec＝F-1（ep／ei）であるより［F-1は逆
関数］、epは次式で求めることができる。
関数］、epは次式で求めることができる。
F-1（ep／ei）＝［er／ep］m (5)
ｍ≫１あれば入力信号eiの値の如何にかかわら
ずep→erが達成される。
ずep→erが達成される。
Ｆ（ec）がec m（べき乗）の場合（例えば第３図
のＧのような場合）、F-1＝（ ）1/nとなるので(5)
式は またep＝ep 2（rms形の検出回路）の場合は、(5)
式のｍを2mに置き替えるだけで全く同様の結果
が得られる。
のＧのような場合）、F-1＝（ ）1/nとなるので(5)
式は またep＝ep 2（rms形の検出回路）の場合は、(5)
式のｍを2mに置き替えるだけで全く同様の結果
が得られる。
即ち、第４図ａに示すような本発明に係る動利
得制御装置はAGC系と適合性がよく（掛け算や
べき乗の特性が多いので）、通常の線形制御と同
等以上の精度が得られ、入力信号eiの影響（応答
性などへの）が軽減される 第４図ａの演算器Ｕは、割算器Dvの出力edと
制御信号ec（現在値）に基づいて新しい制御出力
ec′を決定している。例えば(7)式の関係であると
すれば、 ec′＝ec（er／ep）m (7) ep＝erとなるまでフイードバツク作用があり、Ｆ
（ec）＝ec nの場合、ｍ＝１／ｎであれば有限に整
定する。
得制御装置はAGC系と適合性がよく（掛け算や
べき乗の特性が多いので）、通常の線形制御と同
等以上の精度が得られ、入力信号eiの影響（応答
性などへの）が軽減される 第４図ａの演算器Ｕは、割算器Dvの出力edと
制御信号ec（現在値）に基づいて新しい制御出力
ec′を決定している。例えば(7)式の関係であると
すれば、 ec′＝ec（er／ep）m (7) ep＝erとなるまでフイードバツク作用があり、Ｆ
（ec）＝ec nの場合、ｍ＝１／ｎであれば有限に整
定する。
第４図ｂは、第４図ａの割算器Dvと演算器Ｕ
の部分に変更を加えた図であり、その部分のみを
示したものである。第４図のｂ図において、Dv
は割算器、Ｕは演算器であり、どちらも前で説明
したものと同様なものである。Ｌは対数変換器で
あり導入した信号を対数に変換するものである。
またExpは逆変換器であり前に対数変換された信
号を元に戻すものである。このような第４図ｂの
回路では、演算器Ｕの出力を対数変換し、演算し
た後に逆変換して元のデイメンジヨンに戻してい
る。この場合、対数変換後は lned＝lner／ep ＝lner−lnei−inF（ec） (8) とeiが分離される。従つて、一巡ゲインはeiによ
らなくなり、応答性の問題は解決される。また対
数変換後にその差をとれば演算器は省略可能とな
る。
の部分に変更を加えた図であり、その部分のみを
示したものである。第４図のｂ図において、Dv
は割算器、Ｕは演算器であり、どちらも前で説明
したものと同様なものである。Ｌは対数変換器で
あり導入した信号を対数に変換するものである。
またExpは逆変換器であり前に対数変換された信
号を元に戻すものである。このような第４図ｂの
回路では、演算器Ｕの出力を対数変換し、演算し
た後に逆変換して元のデイメンジヨンに戻してい
る。この場合、対数変換後は lned＝lner／ep ＝lner−lnei−inF（ec） (8) とeiが分離される。従つて、一巡ゲインはeiによ
らなくなり、応答性の問題は解決される。また対
数変換後にその差をとれば演算器は省略可能とな
る。
以上のように本発明によれば、入力信号の変化
が広範囲囲にわたる場合でも、かつ高速な応答を
要求される場合でも満すことができるので極めて
大きな効果が得られる。
が広範囲囲にわたる場合でも、かつ高速な応答を
要求される場合でも満すことができるので極めて
大きな効果が得られる。
第１図〜第３図は従来の制御手段を説明するた
めの図、第４図のａとｂは本発明に係る自動利得
制御装置の構成例を示した図である。 A1…可変ゲイン要素、DET…検出器、Dv…割
算器、Ｕ…演算器、Ｌ…対数変換器、Exp…逆変
換器。
めの図、第４図のａとｂは本発明に係る自動利得
制御装置の構成例を示した図である。 A1…可変ゲイン要素、DET…検出器、Dv…割
算器、Ｕ…演算器、Ｌ…対数変換器、Exp…逆変
換器。
Claims (1)
- 【特許請求の範囲】 １ 入力信号eiと制御信号ecと出力信号epとの間
に(イ)式の関係を有する可変ゲイン要素を制御し
て、所定の大きさの出力信号epを得るようにした
装置において、 この出力信号epに基づく信号と基準信号erとを
導入して割り算をする割算器と、この割算器の出
力信号edを導入して(ロ)式の演算を行なう演算器と
を備え、この演算器の出力信号ecで前記可変ゲイ
ン要素を制御するようにした自動利得制御装置。 ep＝Ｆ（ec）・ei (イ) ec＝ed m (ロ) ただし、ｍ＞＞１である。 ２ 前記制御装置において、対数変換器と逆変換
器とを備え、前記割算器の出力信号を対数変換器
に導入して、この対数変換器の出力信号を前記演
算器に導入し、この演算器の出力信号を逆変換器
に導入し、この逆変換器の出力信号を制御信号ec
とするようにした特許請求の範囲第１項記載の自
動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6885283A JPS59194526A (ja) | 1983-04-19 | 1983-04-19 | 自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6885283A JPS59194526A (ja) | 1983-04-19 | 1983-04-19 | 自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194526A JPS59194526A (ja) | 1984-11-05 |
| JPH0322724B2 true JPH0322724B2 (ja) | 1991-03-27 |
Family
ID=13385610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6885283A Granted JPS59194526A (ja) | 1983-04-19 | 1983-04-19 | 自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194526A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5147420B2 (ja) * | 2008-01-11 | 2013-02-20 | オンセミコンダクター・トレーディング・リミテッド | 増幅回路 |
| CN111896792B (zh) * | 2020-08-04 | 2022-03-01 | 湖南大学 | 基于能量算子和变分模态分解的非稳态电压闪变检测方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162811A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Automatic gain controller |
-
1983
- 1983-04-19 JP JP6885283A patent/JPS59194526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194526A (ja) | 1984-11-05 |
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