JPH0322728B2 - - Google Patents
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- JPH0322728B2 JPH0322728B2 JP57235154A JP23515482A JPH0322728B2 JP H0322728 B2 JPH0322728 B2 JP H0322728B2 JP 57235154 A JP57235154 A JP 57235154A JP 23515482 A JP23515482 A JP 23515482A JP H0322728 B2 JPH0322728 B2 JP H0322728B2
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- circuit
- current
- transistor
- bias
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45461—Indexing scheme relating to differential amplifiers the CSC comprising one or more switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、クロツク信号の制御下で第１時間間
隔中に信号を増幅するダイナミツク増幅回路であ
つて、第１時間間隔の期間中前記増幅回路に初期
値から次第に減少するバイアス電流を供給するバ
イアス回路を備えているダイナミツク増幅回路に
関するものである。かかるダイナミツク増幅回路
はフイルタ動作を得るためスイツチト・キヤパシ
タ・フイルタ回路において使用され、かつかかる
回路における演算増幅器と置換することが下記の
文献に提案されている。
隔中に信号を増幅するダイナミツク増幅回路であ
つて、第１時間間隔の期間中前記増幅回路に初期
値から次第に減少するバイアス電流を供給するバ
イアス回路を備えているダイナミツク増幅回路に
関するものである。かかるダイナミツク増幅回路
はフイルタ動作を得るためスイツチト・キヤパシ
タ・フイルタ回路において使用され、かつかかる
回路における演算増幅器と置換することが下記の
文献に提案されている。
M.A.CopelandおよびJ.M.Rabaey著
“Dynamicamplifier for M.O.S.Technology”，
Electronics Letters，1979年，Vol.15，No.10，第
301〜302頁 B.J.Hosticka著“Dynamic amplifiers in C.
M.O.S.technolngy”，Electronics Letters，1979
年，Vol.16，No.25，第819〜820頁 B.J.Hosticka著“Dynamic C.M.O.S.
amplifiers”，I.E.E.E.Journal of Solid−State
Circuits，Vol.SC−15，No.５，第887〜894頁。
“Dynamicamplifier for M.O.S.Technology”，
Electronics Letters，1979年，Vol.15，No.10，第
301〜302頁 B.J.Hosticka著“Dynamic amplifiers in C.
M.O.S.technolngy”，Electronics Letters，1979
年，Vol.16，No.25，第819〜820頁 B.J.Hosticka著“Dynamic C.M.O.S.
amplifiers”，I.E.E.E.Journal of Solid−State
Circuits，Vol.SC−15，No.５，第887〜894頁。
かかるダイナミツク増幅回路の利点は、増幅期
間の開始時即ち前記第１時間間隔においては増幅
回路のバイアス電流が大きいことであり、これは
増幅期間の開始端においては増幅回路が高速で作
動することを意味し、かつ増幅期間の終端におい
てはバイアス電流が小さくなることであり、これ
は増幅期間の終端において高利得となり従つて高
精度となることを意味する。
間の開始時即ち前記第１時間間隔においては増幅
回路のバイアス電流が大きいことであり、これは
増幅期間の開始端においては増幅回路が高速で作
動することを意味し、かつ増幅期間の終端におい
てはバイアス電流が小さくなることであり、これ
は増幅期間の終端において高利得となり従つて高
精度となることを意味する。
かかるダイナミツク増幅回路を備えるスイツチ
ト（switched）・キヤパシタンス回路は、バイア
ス電流が極めて小さくなり得る場合第１時間間隔
の終端、および増幅回路がターンオフされる後続
の時間間隔に際し著しく妨害（または干渉）を受
け易いことが見出された。更に、かかる増幅回路
はキヤパシタンス例えば後続段の入力キヤパシタ
ンスを２個のかかるダイナミツク増幅回路の出力
端子間に配置した場合問題の起ることが見出され
た。
ト（switched）・キヤパシタンス回路は、バイア
ス電流が極めて小さくなり得る場合第１時間間隔
の終端、および増幅回路がターンオフされる後続
の時間間隔に際し著しく妨害（または干渉）を受
け易いことが見出された。更に、かかる増幅回路
はキヤパシタンス例えば後続段の入力キヤパシタ
ンスを２個のかかるダイナミツク増幅回路の出力
端子間に配置した場合問題の起ることが見出され
た。
本発明の目的は、上記欠点を有しないダイナミ
ツク増幅回路を提供するにある。本発明は、上記
問題が起るのは、バイアス電流の最終値が不定で
あり、従つて増幅回路の特性が不定であるか、ま
たはバイアス電流がほぼ零に減少して増幅回路が
最早や作動しなくなるからであることを認識し、
かかる事態は、減少するバイアス電流の初期値
を、種々のパラメータのばらつきおよびバイアス
電流の初期値および最終値の間の一般に望ましく
ない関係のため極めて大きくしないと起ることを
認識し、これを基礎として為したものである。そ
こで、本発明は、クロツク信号の制御下で第１時
間間隔中に信号を増幅するダイナミツク増幅回路
であつて、第１時間間隔の期間中前記増幅回路に
初期値から次第に減少するバイアス電流を供給す
るバイアス回路を備えているダイナミツク増幅回
路において、前記バイアス回路が、少なくとも第
１時間間隔の期間中に前記減少バイアス電流に加
えられる一定バイアス電流を供給する追加のバイ
アス源を備えることを特徴とする。
ツク増幅回路を提供するにある。本発明は、上記
問題が起るのは、バイアス電流の最終値が不定で
あり、従つて増幅回路の特性が不定であるか、ま
たはバイアス電流がほぼ零に減少して増幅回路が
最早や作動しなくなるからであることを認識し、
かかる事態は、減少するバイアス電流の初期値
を、種々のパラメータのばらつきおよびバイアス
電流の初期値および最終値の間の一般に望ましく
ない関係のため極めて大きくしないと起ることを
認識し、これを基礎として為したものである。そ
こで、本発明は、クロツク信号の制御下で第１時
間間隔中に信号を増幅するダイナミツク増幅回路
であつて、第１時間間隔の期間中前記増幅回路に
初期値から次第に減少するバイアス電流を供給す
るバイアス回路を備えているダイナミツク増幅回
路において、前記バイアス回路が、少なくとも第
１時間間隔の期間中に前記減少バイアス電流に加
えられる一定バイアス電流を供給する追加のバイ
アス源を備えることを特徴とする。
さらに本発明は、バイアス回路がスイツチト・
キヤパシタンスを備えており、第１時間間隔に先
行する時間間隔の期間中には前記キヤパシタンス
が充電され、かつ前記第１時間間隔の期間中には
放電するように前記キヤパシタンスを切換えて、
初期値から次第に減少するバイアス電流を前記バ
イアス回路にて得るようにするダイナミツク増幅
回路において、前記スイツチト・キヤパシタンス
を備える回路と並列に電流源を配置したことを特
徴とする。
キヤパシタンスを備えており、第１時間間隔に先
行する時間間隔の期間中には前記キヤパシタンス
が充電され、かつ前記第１時間間隔の期間中には
放電するように前記キヤパシタンスを切換えて、
初期値から次第に減少するバイアス電流を前記バ
イアス回路にて得るようにするダイナミツク増幅
回路において、前記スイツチト・キヤパシタンス
を備える回路と並列に電流源を配置したことを特
徴とする。
図面につき本発明を説明する。
第１ａ図に示した本発明の第１実施例は前記
B.J.Hosticka著“Electronics Letters”，1979
年，Vol.15，第819〜820頁掲載の文献に記載され
たダイナミツク増幅回路を基礎として構成されて
おり、この第１実施例は差動トランジスタ対を構
成するよう接続した入力トランジスタT1および
T2を有する増幅回路を備え、入力トランジスタ
T1およびT2のゲート電極は入力端子１および２
にそれぞれ接続する。出力信号電流はトランジス
タT3およびT4を含む電流ミラー回路を介して出
力端子３に結合する。トランジスタT6と共に電
流ミラー回路を構成するトランジスタT5を介し
てトランジスタT1およびT2のソース電極にテイ
ル（tall）電流を供給し、トランジスタT6ドレイ
ン電極はそのゲート電極に接続する。増幅回路を
バイアスするためトランジスタT6のドレイン電
極をコンデンサC1を介して正給電ライン４に接
続する。このコンデンサC1に並列にスイツチ５
を設け、スイツチ５を信号によつて初換えるよ
うに、コンデンサC1およびトランジスタT6のド
レイン間にスイツチ６を設け、スイツチ６を信号
Ｑによつて切換えるようにする。
B.J.Hosticka著“Electronics Letters”，1979
年，Vol.15，第819〜820頁掲載の文献に記載され
たダイナミツク増幅回路を基礎として構成されて
おり、この第１実施例は差動トランジスタ対を構
成するよう接続した入力トランジスタT1および
T2を有する増幅回路を備え、入力トランジスタ
T1およびT2のゲート電極は入力端子１および２
にそれぞれ接続する。出力信号電流はトランジス
タT3およびT4を含む電流ミラー回路を介して出
力端子３に結合する。トランジスタT6と共に電
流ミラー回路を構成するトランジスタT5を介し
てトランジスタT1およびT2のソース電極にテイ
ル（tall）電流を供給し、トランジスタT6ドレイ
ン電極はそのゲート電極に接続する。増幅回路を
バイアスするためトランジスタT6のドレイン電
極をコンデンサC1を介して正給電ライン４に接
続する。このコンデンサC1に並列にスイツチ５
を設け、スイツチ５を信号によつて初換えるよ
うに、コンデンサC1およびトランジスタT6のド
レイン間にスイツチ６を設け、スイツチ６を信号
Ｑによつて切換えるようにする。
第１ｂ図に信号Ｑおよびを示す。瞬時t1以前
にはスイツチ６は開放され、かつスイツチ５は閉
成されている。その場合コンデンサC1は放電す
る。瞬時t1にスイツチ６が閉成され、スイツチ５
が開放される。その場合コンデンサC1はトラン
ジスタT6を介して充電され、指数関数的に減少
する充電電流が生じ、これにより差動トランジス
タT1，T2のテイル電流Ｉが生じ、この電流を第
１ｂ図において電流Iaとして示す。ある時間の経
過後電流Iaは、差動トランジスタT1，T2が最早
や増幅器として作動できなくなる程度にまで減少
する。この瞬時から、かかるダイナミツク増幅器
を含む回路はクロツク・クロストークおよび容量
性信号転送の如き妨害（または干渉）を極めて受
け易くなる。出力回路例えば後続段の入力キヤパ
シタンスを第１ａ図に示すように２個のダイナミ
ツク増幅器の２個の出力端子３の間にフローテイ
ング状態となるように配置した場合、これら２個
のダイナミツク増幅器が同時にターンオフされな
いから問題が起る。これは初期電流Ia（瞬時t1に
おける）を増大することによつては解決されず、
その理由は、この電流の初期値および最終値の間
の指数関数関係、並にコンデンサC1の容量およ
びトランジスタT6のインピーダンス値の如きパ
ラメータのばらつきを考慮し、かつ最小クロツク
周波数即ち時間t1〜t2の最大持続時間を考慮し
て、前記初期電流の値を極めて大きくする必要が
あり、このようにするとこの電流の最終値は不定
となり、多くの場合所望値より大きくなるからで
ある。
にはスイツチ６は開放され、かつスイツチ５は閉
成されている。その場合コンデンサC1は放電す
る。瞬時t1にスイツチ６が閉成され、スイツチ５
が開放される。その場合コンデンサC1はトラン
ジスタT6を介して充電され、指数関数的に減少
する充電電流が生じ、これにより差動トランジス
タT1，T2のテイル電流Ｉが生じ、この電流を第
１ｂ図において電流Iaとして示す。ある時間の経
過後電流Iaは、差動トランジスタT1，T2が最早
や増幅器として作動できなくなる程度にまで減少
する。この瞬時から、かかるダイナミツク増幅器
を含む回路はクロツク・クロストークおよび容量
性信号転送の如き妨害（または干渉）を極めて受
け易くなる。出力回路例えば後続段の入力キヤパ
シタンスを第１ａ図に示すように２個のダイナミ
ツク増幅器の２個の出力端子３の間にフローテイ
ング状態となるように配置した場合、これら２個
のダイナミツク増幅器が同時にターンオフされな
いから問題が起る。これは初期電流Ia（瞬時t1に
おける）を増大することによつては解決されず、
その理由は、この電流の初期値および最終値の間
の指数関数関係、並にコンデンサC1の容量およ
びトランジスタT6のインピーダンス値の如きパ
ラメータのばらつきを考慮し、かつ最小クロツク
周波数即ち時間t1〜t2の最大持続時間を考慮し
て、前記初期電流の値を極めて大きくする必要が
あり、このようにするとこの電流の最終値は不定
となり、多くの場合所望値より大きくなるからで
ある。
本発明によれば、第１ａ図に示したようにその
ゲートおよびドレイン電極を互に接続したトラン
ジスタT7で構成した電流源をコンデンサC1に並
列に接続することによつてこの問題を解決するこ
とができる。このようにした場合に生ずるテイル
電流Ｉを第１ｂ図のIbで示し、トランジスタT7は
瞬時t2における電流Ibの最小値を規定する。この
瞬時t2にスイツチ６が開放され、電流Ｉは流れな
くなる。種々の用途に対して（第１ｃ図に示した
第１ａ図の要部変形例における如き）、または当
該回路が瞬時t2以後に妨害を受け易い状態に留る
場合には、最小バイアス電流を発生させることに
より増幅器を瞬時t2以後（および瞬時t1以前）も
増幅器を作動状態に維持することが所望される。
これはトランジスタt7のソース電極をスイツチ６
のコンデンサC1側とは反対側に接続させること
によつて達成することができ、この接続を第１図
ａ図において破線で示してある。この場合トラン
ジスタT7によつて供給される電流I0は、第１ｂ図
のIcで示したように、瞬時t2以後も維持されるよ
うになる。
ゲートおよびドレイン電極を互に接続したトラン
ジスタT7で構成した電流源をコンデンサC1に並
列に接続することによつてこの問題を解決するこ
とができる。このようにした場合に生ずるテイル
電流Ｉを第１ｂ図のIbで示し、トランジスタT7は
瞬時t2における電流Ibの最小値を規定する。この
瞬時t2にスイツチ６が開放され、電流Ｉは流れな
くなる。種々の用途に対して（第１ｃ図に示した
第１ａ図の要部変形例における如き）、または当
該回路が瞬時t2以後に妨害を受け易い状態に留る
場合には、最小バイアス電流を発生させることに
より増幅器を瞬時t2以後（および瞬時t1以前）も
増幅器を作動状態に維持することが所望される。
これはトランジスタt7のソース電極をスイツチ６
のコンデンサC1側とは反対側に接続させること
によつて達成することができ、この接続を第１図
ａ図において破線で示してある。この場合トラン
ジスタT7によつて供給される電流I0は、第１ｂ図
のIcで示したように、瞬時t2以後も維持されるよ
うになる。
電流源（T7）を電流ミラー回路T5，T6の入力
回路に設ける代りに、この電流源は第１ａ図の電
流源７で示したように、差動トランジスタ対T1，
T2のソース電極および負給電ライン１０の間の
如き、他の場所に設けることもできる。
回路に設ける代りに、この電流源は第１ａ図の電
流源７で示したように、差動トランジスタ対T1，
T2のソース電極および負給電ライン１０の間の
如き、他の場所に設けることもできる。
第１ａ図に示した回路においては増幅器は、例
えばスイツチト・キヤパシタンス・フイルタに存
在する容量性信号源の読出を行うことにより位相
Ｑの間（第１ｂ図の瞬時t1およびt2の間）付勢さ
れる。位相の間増幅器は作動せず、最小バイア
ス電流I0に設定される。特別な場合には、例え
ば、異なる入力信号源に交互に接続することによ
り、増幅器を両位相Ｑおよびにおいて作動させ
る必要がある。その場合、指数関数的に減少する
バイアス電流を両位相において利用できるように
する必要がある。これは電流ミラー回路T5，T6
の入力回路が第１ｃ図に示したように変形するこ
とによつて達成することができる。この変形回路
では、トランジスタT6のドレイン電極およ正給
電ライン４の間に信号によつて切換えるスイツ
チ８および第２コンデンサC2を直列に接続し、
コンデンサC2と並列に信号Ｑによつて切換える
スイツチ９を接続する。コンデンサC1が差動ト
ランジスタ対T1，T2に対するバイアス電流を発
生する位相Ｑに際しコンデンサC2はスイツチ９
によつて短絡される。瞬時t2にはスイツチ９が開
放されかつスイツチ８が閉成される一方、スイツ
チ６が開放される。従つて位相に際してはコン
デンサC2が差動トランジスタ対T1，T2に対する
バイアス電流を発生するので、位相に際しても
指数関数的に減少するバイアス電流が得られ、こ
のバイアス電流を第１ｂ図のIdによつて示す。一
定バイアス電流I0は、トランジスタT7がトランジ
スタT6のドレイン電極に接続されているので両
位相Ｑおよびに際しトランジスタT7によつて
供給される。
えばスイツチト・キヤパシタンス・フイルタに存
在する容量性信号源の読出を行うことにより位相
Ｑの間（第１ｂ図の瞬時t1およびt2の間）付勢さ
れる。位相の間増幅器は作動せず、最小バイア
ス電流I0に設定される。特別な場合には、例え
ば、異なる入力信号源に交互に接続することによ
り、増幅器を両位相Ｑおよびにおいて作動させ
る必要がある。その場合、指数関数的に減少する
バイアス電流を両位相において利用できるように
する必要がある。これは電流ミラー回路T5，T6
の入力回路が第１ｃ図に示したように変形するこ
とによつて達成することができる。この変形回路
では、トランジスタT6のドレイン電極およ正給
電ライン４の間に信号によつて切換えるスイツ
チ８および第２コンデンサC2を直列に接続し、
コンデンサC2と並列に信号Ｑによつて切換える
スイツチ９を接続する。コンデンサC1が差動ト
ランジスタ対T1，T2に対するバイアス電流を発
生する位相Ｑに際しコンデンサC2はスイツチ９
によつて短絡される。瞬時t2にはスイツチ９が開
放されかつスイツチ８が閉成される一方、スイツ
チ６が開放される。従つて位相に際してはコン
デンサC2が差動トランジスタ対T1，T2に対する
バイアス電流を発生するので、位相に際しても
指数関数的に減少するバイアス電流が得られ、こ
のバイアス電流を第１ｂ図のIdによつて示す。一
定バイアス電流I0は、トランジスタT7がトランジ
スタT6のドレイン電極に接続されているので両
位相Ｑおよびに際しトランジスタT7によつて
供給される。
第２ａ図は本発明の第２実施例を示し、本例は
前出のM.A.CopelandおよびJ.M.Rabaey著
“Electronics Letters”，1975年，Vol.15，No.10，
第301〜302頁掲載のダイナミツク増幅回路を基礎
として構成されており、その作動明明波形図を第
２ｂ図に示す。
前出のM.A.CopelandおよびJ.M.Rabaey著
“Electronics Letters”，1975年，Vol.15，No.10，
第301〜302頁掲載のダイナミツク増幅回路を基礎
として構成されており、その作動明明波形図を第
２ｂ図に示す。
第２ａ図の実施例は共通ソース接続トランジス
タT8を備え、そのゲート電極が入力端子１１を
構成する。トランジスタT8のドレイン電極は信
号bによつて切換えるスイツチ１２を介して出
力端子１３に接続し、出力端子１３は信号aに
よつて切換えるスイツチ１４を介して正給電ライ
ン１５に接続し、かつコンデンサC3を介してト
ランジスタT8のゲート電極に接続する。入力回
路はコンデンサC4を備え、その一端を接地し、
その他端を信号によつて切換えるスイツチ１６
を介してトランジスタT8のゲート電極に接続し、
かつ信号Ｑによつて切換えるスイツチ１７を介し
て信号入力端子１８に接続する。
タT8を備え、そのゲート電極が入力端子１１を
構成する。トランジスタT8のドレイン電極は信
号bによつて切換えるスイツチ１２を介して出
力端子１３に接続し、出力端子１３は信号aに
よつて切換えるスイツチ１４を介して正給電ライ
ン１５に接続し、かつコンデンサC3を介してト
ランジスタT8のゲート電極に接続する。入力回
路はコンデンサC4を備え、その一端を接地し、
その他端を信号によつて切換えるスイツチ１６
を介してトランジスタT8のゲート電極に接続し、
かつ信号Ｑによつて切換えるスイツチ１７を介し
て信号入力端子１８に接続する。
瞬時t0（第２ｂ図）以前においては信号，a
およびbによりスイツチ１６，１４および１２
が開放され、信号Ｑによりスイツチ１７が閉成さ
れる。その場合コンデンサC4は入力端子１８に
おける信号電圧に応じて充電される。瞬時t0には
スイツチ１７が開放され、スイツチ１４および１
６が閉成される。従つてスイツチ１４を介して直
列接続のコンデンサC3およびC4が給電電圧に充
電され、コンデンサC3およびC4の間の電荷分布
は瞬時t0以前にコンデンサC4に供給された電荷の
量によつて決まる。瞬時t1にスイツチ１４が開放
され、スイツチ１２が閉成される。従つてコンデ
ンサC3およびC4はトランジスタT8のドレイン・
ソース通路を介して放電し、その場合これらコン
デンサはこのトランジスタT8を流れる電流に対
する電荷源として作動する。この放電はトランジ
スタT8のゲート電圧がこのトランジスタの閾電
圧に到達した瞬時に停止する。コンデンサC3の
両端子間の残留電荷は前記初期電荷分布に依存
し、従つて入力端子１１における信号に依存し、
出力端子１３における出力電圧を決定する。トラ
ンジスタT8がターンオンする瞬時は種々のパラ
メータに依存するので、これらパラメータを適切
に選定して放電が位相内に行われるようにする
必要がある。このようにすることによりトランジ
スタT8を流れる電流Ｉは第２ｂ図にIaで示したよ
うになり、この電流は位相内に指数関数的に零
に減少する電流で、前述した種々の問題を起す。
本発明により、本例では互に接続したゲートおよ
びドレイン電極を有するトランジスタT9の形態
の電流源を出力端子１３およ正給電ライン１５の
間に配置する。この電流源により電流I0を供給す
るようにした場合、放電はトランジスタT8を流
れる電流Ｉ（第２ｂ図のIb）の値がI0に等しくな
つたときに停止する。
およびbによりスイツチ１６，１４および１２
が開放され、信号Ｑによりスイツチ１７が閉成さ
れる。その場合コンデンサC4は入力端子１８に
おける信号電圧に応じて充電される。瞬時t0には
スイツチ１７が開放され、スイツチ１４および１
６が閉成される。従つてスイツチ１４を介して直
列接続のコンデンサC3およびC4が給電電圧に充
電され、コンデンサC3およびC4の間の電荷分布
は瞬時t0以前にコンデンサC4に供給された電荷の
量によつて決まる。瞬時t1にスイツチ１４が開放
され、スイツチ１２が閉成される。従つてコンデ
ンサC3およびC4はトランジスタT8のドレイン・
ソース通路を介して放電し、その場合これらコン
デンサはこのトランジスタT8を流れる電流に対
する電荷源として作動する。この放電はトランジ
スタT8のゲート電圧がこのトランジスタの閾電
圧に到達した瞬時に停止する。コンデンサC3の
両端子間の残留電荷は前記初期電荷分布に依存
し、従つて入力端子１１における信号に依存し、
出力端子１３における出力電圧を決定する。トラ
ンジスタT8がターンオンする瞬時は種々のパラ
メータに依存するので、これらパラメータを適切
に選定して放電が位相内に行われるようにする
必要がある。このようにすることによりトランジ
スタT8を流れる電流Ｉは第２ｂ図にIaで示したよ
うになり、この電流は位相内に指数関数的に零
に減少する電流で、前述した種々の問題を起す。
本発明により、本例では互に接続したゲートおよ
びドレイン電極を有するトランジスタT9の形態
の電流源を出力端子１３およ正給電ライン１５の
間に配置する。この電流源により電流I0を供給す
るようにした場合、放電はトランジスタT8を流
れる電流Ｉ（第２ｂ図のIb）の値がI0に等しくな
つたときに停止する。
位相Ｑに際してもトランジスタT8に電流I0が流
れるようにするため電流源T9は出力端子１３お
よび正給電ライン１５の間に代え、トランジスタ
T8のドレイン電極および正給電ライン１５の間
に配置することもできる。その場合にトランジス
タT8を流れる電流Ｉを第２ｂ図のIcで示す。
れるようにするため電流源T9は出力端子１３お
よび正給電ライン１５の間に代え、トランジスタ
T8のドレイン電極および正給電ライン１５の間
に配置することもできる。その場合にトランジス
タT8を流れる電流Ｉを第２ｂ図のIcで示す。
第３図は本発明の第３実施例を示し、本例は第
２ａ図の変形回路である。第２ａ図に示した回路
ではコンデンサC4は位相Ｑに当り入力電圧Vioに
充電され、位相に当りトランジスタT8の閾電
圧VTまで放電するので、電荷転送は（Vio−
VT）・C4に等しく、この電荷転送は閾電圧VTに依
存する結果放電動作に依存する。電流源トランジ
スタT9を付加した結果、閾電圧につき先に説明
した事柄が電流I0に対するトランジスタT8のソー
ス・ゲート電圧についても成立つ。
２ａ図の変形回路である。第２ａ図に示した回路
ではコンデンサC4は位相Ｑに当り入力電圧Vioに
充電され、位相に当りトランジスタT8の閾電
圧VTまで放電するので、電荷転送は（Vio−
VT）・C4に等しく、この電荷転送は閾電圧VTに依
存する結果放電動作に依存する。電流源トランジ
スタT9を付加した結果、閾電圧につき先に説明
した事柄が電流I0に対するトランジスタT8のソー
ス・ゲート電圧についても成立つ。
第２ａ図の実施例に比べ第３図の実施例ではコ
ンデンサC5を入力端子１１およびトランジスタ
T8のゲート電極の間に接続する。更に入力端子
１１はスイツチ１９を介して基準電圧源Vrefに接
続し、スイツチ１９は信号Ｑによつて切換える。
トランジスタT8のゲート電極は信号Qcによつて
切換えるスイツチ２０を介してトランジスタT8
のドレイン電極に接続し、かつ信号Qdによつて
切換えるスイツチ２１を介して正給電ライン１５
に接続する。電流源トランジスタT9は正給電ラ
イン１５およびトランジスタT8のドレイン電極
の間に接続する。
ンデンサC5を入力端子１１およびトランジスタ
T8のゲート電極の間に接続する。更に入力端子
１１はスイツチ１９を介して基準電圧源Vrefに接
続し、スイツチ１９は信号Ｑによつて切換える。
トランジスタT8のゲート電極は信号Qcによつて
切換えるスイツチ２０を介してトランジスタT8
のドレイン電極に接続し、かつ信号Qdによつて
切換えるスイツチ２１を介して正給電ライン１５
に接続する。電流源トランジスタT9は正給電ラ
イン１５およびトランジスタT8のドレイン電極
の間に接続する。
コンデンサC4が入力電圧Vioに充電される位相
Ｑに際しコンデンサC5の一方の端子はスイツチ
１９を介して基準電圧源Vrefに接続される。この
位相Ｑに際しスイツチ２１が最初信号Qdによつ
て閉成されるので、トランジスタT8がターンオ
ンされ、従つてスイツチ２０が閉成され、スイツ
チ２１が開放されるので、トランジスタT8を介
するコンデンサC5の放電によりトランジスタT8
に接続したコンデンサC5の端子は電圧V0となり、
この電圧は電流I0におけるトランジスタT1のゲー
ト・ソース電圧である。位相の開始時にはコン
デンサC5の電圧はVref−V0である。位相に際
し回路の状態は第２ａ図の回路においてコンデン
サC4およびトランジスタT8のゲート電極の間に
電圧（Vref−V0）に充電されるコンデンサを設け
た回路の状態と同じである。位相に際しコンデ
ンサC4の放電はトランジスタT8のゲート電極が
電流I0に対応する電圧V0になるまで持続し、この
電圧においてコンデンサC4の端子電圧は基準電
圧Vrefに等しくなる。その結果、コンデンサC4を
介する電荷転送は動作依存電圧V0に依存しなく
なる。
Ｑに際しコンデンサC5の一方の端子はスイツチ
１９を介して基準電圧源Vrefに接続される。この
位相Ｑに際しスイツチ２１が最初信号Qdによつ
て閉成されるので、トランジスタT8がターンオ
ンされ、従つてスイツチ２０が閉成され、スイツ
チ２１が開放されるので、トランジスタT8を介
するコンデンサC5の放電によりトランジスタT8
に接続したコンデンサC5の端子は電圧V0となり、
この電圧は電流I0におけるトランジスタT1のゲー
ト・ソース電圧である。位相の開始時にはコン
デンサC5の電圧はVref−V0である。位相に際
し回路の状態は第２ａ図の回路においてコンデン
サC4およびトランジスタT8のゲート電極の間に
電圧（Vref−V0）に充電されるコンデンサを設け
た回路の状態と同じである。位相に際しコンデ
ンサC4の放電はトランジスタT8のゲート電極が
電流I0に対応する電圧V0になるまで持続し、この
電圧においてコンデンサC4の端子電圧は基準電
圧Vrefに等しくなる。その結果、コンデンサC4を
介する電荷転送は動作依存電圧V0に依存しなく
なる。
代案として基準電圧Vrefは信号電圧とすること
ができる。その場合回路は差動積分回路として構
成することができる。
ができる。その場合回路は差動積分回路として構
成することができる。
第１ａ図は本発明の第１実施例を示す回路図、
第１ｂ図は第１ａ図の作動説明波形図、第１ｃ図
は第１ａ図の要部の変形例を示す回路図、第２ａ
図は本発明の第２実施例を示す回路図、第２ｂ図
は第２ａ図の作動説明波形図、第３図は本発明の
第３実施例を示す回路図である。 １，２…入力端子、３…出力端子、１１…入力
端子、１３…出力端子、１８…信号入力端子、
T1，T2…入力トランジスタ。
第１ｂ図は第１ａ図の作動説明波形図、第１ｃ図
は第１ａ図の要部の変形例を示す回路図、第２ａ
図は本発明の第２実施例を示す回路図、第２ｂ図
は第２ａ図の作動説明波形図、第３図は本発明の
第３実施例を示す回路図である。 １，２…入力端子、３…出力端子、１１…入力
端子、１３…出力端子、１８…信号入力端子、
T1，T2…入力トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号の制御下で第１時間間隔中に信
号を増幅するダイナミツク増幅回路であつて、第
１時間間隔の期間中前記増幅回路に初期値から次
第に減少するバイアス電流を供給するバイアス回
路を備えているダイナミツク増幅回路において、
前記バイアス回路が、少なくとも第１時間間隔の
期間中に前記減少バイアス電流に加えられる一定
バイアス電流を供給する追加のバイアス源を備え
ることを特徴とするダイナミツク増幅回路。 ２ バイアス回路がスイツチト・キヤパシタンス
を備えており、第１時間間隔に先行する時間間隔
の期間中には前記キヤパシタンスが充電され、か
つ前記第１時間間隔の期間中には放電するように
前記キヤパシタンスを切換えて、初期値から次第
に減少するバイアス電流を前記バイアス回路にて
得るようにするダイナミツク増幅回路において、
前記スイツチト・キヤパシタンスを備える回路と
並列に電流源を配置したことを特徴とするダイナ
ミツク増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8105919 | 1981-12-31 | ||
| NL8105919A NL8105919A (nl) | 1981-12-31 | 1981-12-31 | Dynamische versterkerschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58119221A JPS58119221A (ja) | 1983-07-15 |
| JPH0322728B2 true JPH0322728B2 (ja) | 1991-03-27 |
Family
ID=19838642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57235154A Granted JPS58119221A (ja) | 1981-12-31 | 1982-12-28 | ダイナミツク増幅回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4502019A (ja) |
| JP (1) | JPS58119221A (ja) |
| CA (1) | CA1192277A (ja) |
| DE (1) | DE3245582A1 (ja) |
| FR (1) | FR2519487B1 (ja) |
| GB (1) | GB2113034B (ja) |
| IE (1) | IE54057B1 (ja) |
| IT (1) | IT1153931B (ja) |
| NL (1) | NL8105919A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153826A (ja) * | 1984-01-24 | 1985-08-13 | 松下電器産業株式会社 | ハンドミキサ− |
| US4577162A (en) * | 1985-04-29 | 1986-03-18 | Motorola, Inc. | Clocked gain stage having differential inputs and outputs |
| US4568885A (en) * | 1985-04-29 | 1986-02-04 | Motorola, Inc. | Fully differential operational amplifier with D.C. common-mode feedback |
| US5024221A (en) * | 1985-05-17 | 1991-06-18 | Siemens-Pacesetter, Inc. | Programmable band-pass amplifier for use with implantable medical device |
| US5166630A (en) * | 1989-05-24 | 1992-11-24 | Motorola, Inc. | Low current switched capacitor circuit |
| WO1991016764A1 (en) * | 1990-04-26 | 1991-10-31 | Motorola, Inc. | Low current switched capacitor circuit |
| JP3302030B2 (ja) * | 1990-10-09 | 2002-07-15 | 株式会社東芝 | バッファ回路 |
| DE69232168T2 (de) * | 1992-05-27 | 2002-07-18 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | CMOS-Logikschaltung |
| US5912589A (en) * | 1997-06-26 | 1999-06-15 | Lucent Technologies | Arrangement for stabilizing the gain bandwidth product |
| US6614285B2 (en) * | 1998-04-03 | 2003-09-02 | Cirrus Logic, Inc. | Switched capacitor integrator having very low power and low distortion and noise |
| US6316993B1 (en) * | 1999-02-22 | 2001-11-13 | Texas Instruments Incorporated | Analog circuitry for start-up glitch suppression |
| KR101109188B1 (ko) * | 2005-12-27 | 2012-01-30 | 삼성전자주식회사 | Ｃｍｏｓ 증폭기의 플릭커 노이즈를 줄이는 장치 및 방법 |
| US7482864B1 (en) | 2007-01-31 | 2009-01-27 | The Board Of Trustees Of The Leland Stanford Junior University | Method and system for FET-based amplifier circuits |
| DE102008043032A1 (de) | 2008-10-22 | 2010-04-29 | Evonik Goldschmidt Gmbh | Entschäumer zur Entschäumung von Lacken |
| US8390371B2 (en) * | 2010-07-30 | 2013-03-05 | Tialinx, Inc. | Tunable transconductance-capacitance filter with coefficients independent of variations in process corner, temperature, and input supply voltage |
| US10454435B2 (en) | 2016-12-27 | 2019-10-22 | Mediatek Inc. | Dynamic amplifier and chip using the same |
| US11177821B1 (en) | 2020-08-11 | 2021-11-16 | Analog Devices, Inc. | Analog-to-digital converter with auto-zeroing residue amplification circuit |
| US12073269B2 (en) | 2021-01-28 | 2024-08-27 | Analog Devices International Unlimited Company | Switched-capacitor integrators with improved flicker noise rejection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126303A (en) * | 1980-03-10 | 1981-10-03 | Nippon Telegr & Teleph Corp <Ntt> | Dynamic analog amplifier |
-
1981
- 1981-12-31 NL NL8105919A patent/NL8105919A/nl not_active Application Discontinuation
-
1982
- 1982-12-09 DE DE19823245582 patent/DE3245582A1/de active Granted
- 1982-12-10 US US06/448,656 patent/US4502019A/en not_active Expired - Fee Related
- 1982-12-22 FR FR8221569A patent/FR2519487B1/fr not_active Expired
- 1982-12-23 GB GB08236674A patent/GB2113034B/en not_active Expired
- 1982-12-24 CA CA000418647A patent/CA1192277A/en not_active Expired
- 1982-12-28 IT IT25016/82A patent/IT1153931B/it active
- 1982-12-28 JP JP57235154A patent/JPS58119221A/ja active Granted
- 1982-12-30 IE IE3108/82A patent/IE54057B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3245582A1 (de) | 1983-07-21 |
| DE3245582C2 (ja) | 1990-03-22 |
| NL8105919A (nl) | 1983-07-18 |
| US4502019A (en) | 1985-02-26 |
| IE823108L (en) | 1983-06-30 |
| IT8225016A1 (it) | 1984-06-28 |
| JPS58119221A (ja) | 1983-07-15 |
| IT8225016A0 (it) | 1982-12-28 |
| CA1192277A (en) | 1985-08-20 |
| FR2519487B1 (fr) | 1987-11-27 |
| GB2113034A (en) | 1983-07-27 |
| IE54057B1 (en) | 1989-05-24 |
| IT1153931B (it) | 1987-01-21 |
| FR2519487A1 (fr) | 1983-07-08 |
| GB2113034B (en) | 1985-03-27 |
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