JPH03227569A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に大規模なマスター
スライス方式の半導体集積回路に関する。

〔従来の技術〕

従来よりマスタースライス方式の半導体集積回路では機
能セル（または論理ブロック）を相互に結線する仁は、
半導体チップの１部分または全域にわたり各配線層ごと
に仮想的な配線格子を設定した上で、その格子上にのせ
た配線を連ねることにより実現している。各配線層ごと
に設定される配線格子は、配線材料および回路の標準の
電流等から決る配線の幅に合わせた許容間隔を満たすピ
ッチを有する。電源配線等の共通な配線以外の信号用配
線は、設定された１格子分を占める標準幅の配線を以っ
て構成される。

第３図は従来の半導体集積回路の一例を示すレイアウト
図である。

第３図に示すように、半導体基板上に水平方向に設けた
行１１１０，１１，１２．１３と垂ｉｉｉ方向に設けた
列線１４，１５，１６．１７，１８，１９．２０により
構成した配線格子に合わせて配線２１．２５．２６．２
７が設けられ、行線１１と列線１４の交点における入力
端Ｅに供給されたりロック信号を行線１０と列線１６の
交点で分岐した配線２５の出力端Ｆと、行線１０と列！
１１８の交点で分岐した配線２６の出力端Ｇおよび行線
１０と列線２０の交点に接続した配線２７の出力端Ｈの
夫々に分配している。

このような配線格子の設定と、配線格子上にのせた配線
の配置は、計算機を使用した自動配線処理により設計さ
れる。

〔発明が解決しようとする課題〕

上述した従来のマスタースライス方式の半導体集積回路
に形成されたクロック信号の分配配線では、第４図に示
すように、入力端Ｅに入力されたクロック信号波形は、
クロック信号出力端Ｆ。

Ｇ、Ｈの夫々に到達するにつれて遅れが生ずる。

これは配線がもつインピーダンスＲとキャパシタンスＣ
による時定数ＲＣが原因で一般的にクロックスキューと
言われる。入力端Ｅから入力されるクロック信号は出力
端Ｆ、Ｇ、Ｈの夫々に接続される論理ブロック（例えば
フリップフロップ〉の同時に同一位相で動作させること
を目的とするが、クロックスキュー時間が大きくなると
、このような動作は望めず、誤動作を引きおこす。そこ
で、配線を太くすれば配線のもつインピーダンスは低下
し、クロックスキューは小さくなる。しかし、通常の信
号に合わせて設定された仮想配線格子上にクロック配線
のみ通常の信号以上に太く作成した場合、格子間隔は通
常の信号配線が隣接して通れるように設定されているの
で、太いクロック配線が通ることによりこの配線に隣接
する配線格子は使えなくなる。加えて、ひとつの配線層
に対して異なる配線幅の配線を扱うのは自動配線に大き
な煩雑さと負荷を与えることになる。また、あらかじめ
クロック配線の太さに合わせて仮想格子のピッチを広く
設定すればクロック配線どうしや通常の信号は自由に隣
接可能となるが、これでは半導体チップの寸法が増大す
るという問題点を生ずる。

〔課題を解決するための１段〕 本発明の半導体集積回路は、半導体チップ上に仮想的に
設定した行線及び前記行線と直行する列線からなる配線
格子上に配置してクロック信号発生回路と接続する配線
を有する半導体集積回路において、前記クロック信号発
生回路の出力端子に接続して前記行線上に配置し且つ前
記列線との交差点で相互間を並列接続する複数の配線を
備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。　　　
　　　　　　　　　　２ 第１図は本発明の第１の実施例を示すレイアウト図であ
る。

第１図に示すように、半導体基板３７の上に設けた絶縁
ｐＩＡ３８上の水平方向に設けた行線１０１１．１２．
１３と垂直方向に設けた列線１４゜１５、’１６，１７
，１８，１９．２０により仮想の配線格子を構成し、行
線１１．１２．１３上に配置した配線２１．２２；’２
３と列＊１４．１６．１８．２０上に配置した配線２４
，２５，２６．２７を設け、且つそれらの行線上の配線
と列線上の配線の各交差点で互に接続した並列接続の配
線を構成している。

ここで、配線２４で共通接続した配線２１，２２．２３
の入力端Ａに供給されたクロック信号は行線１１．１２
．１３と列線１６の各交点で配線２１．２２．２３に接
続された配線２５の出力端Ｂと、行線１１，１２と列線
１８の各交点で配線２１．２２に接続された配線２６の
出力端Ｃと、行５ｉｌｌと列線２０の交点で配！！２１
に接続された配線２７の出力端りの夫々に出力される。

従って、入力端Ａから入る信号は、配線２１，２２゜２
３およびこれらに直行する配線２４により通常の１行線
上のみを用いる配線に比べて、格段に低いインピーダン
スを持つ配線に入力される。出力端Ｂに接続されたフリ
ップフロ７１回路に信号か伝搬した後は動作させるフリ
ップフロップ回路が１つ減ったため、行線上の配線を１
本減らして２本を用いて出力端Ｃのフリップフロップに
回路に伝搬させ、出力端りのフリップフロップ回路には
配線２１　’＋　：２’、６を用いてクロック信号が伝
搬される。

以上のように、クロック信号が入力される入力端Ａでは
最も負荷が重い、つまり先に接続されている配線やフリ
ップフロップ回路が多いため、最もインピーダンスが低
くなっていなればならない。そこで多数の平行する隣り
合う配線を並列接続してこれを実現している。負荷が軽
くなれば並列接続される配線数は減り、クロック入力端
から最も離れた７９７１７０７１回路には通常と同一の
インピーダンスを持つ１本の配線で入力される。

この実施例の効果を第４図に示す。第１図のクロック信
号の入力端Ａでは、第３図に示した従来の配線の入力端
Ｅにくらべて配線全体の容量が大きいため伝達遅延時間
が劣る。しかし配線のインピーダンスが低くなっている
ため入力端Ａから出力端Ｂ、Ｃ，Ｄへの伝達遅延時間は
小さくなりクロックスキューを小さくすることが可能と
なる。

第２図（ａ）、（ｂ）は本発明の第２の実施例を示すレ
イアウト図及びｘ−ｘ′線断面図である。

第２図（ａ＞、（ｂ）に示すように、半導体基板３７の
上に設けた絶縁Ｍ３８の上に仮想的に行線１０，１１，
１２．１３及び列１！１４，１５゜１６．１７，１８，
１９．２０を設け、行線１１の上に配線、３１，３２．
３３を層間絶縁膜３４ａ、３４ｂを介して積層し、且つ
列線上の眉間絶縁膜３４ａ、３４ｂに設けたスルーホー
ル３５ａ、３５ｂ、３６ａ、３６ｂ、３６ｃにより互に
並列接続して列線１６，１８．２０上に配置した配線２
５，２．６．２７と接続して入力端Ａに供給されたクロ
ック信号を出力端Ｂ、Ｃ，Ｄの夫々に分配している。

第２の実施例では、配線を多層配線にしたことにより配
線領域の有効利用ができる利点がある。

〔発明の効果〕

以上説明したように本発明は、通常の信号配線を想定し
て設定された仮想配線格子上で同一クロック信号を伝達
する配線と、この配線に隣接する配線とを並列接続する
ことにより、配線のインバーダンスを低下させ、クロッ
クスキューを小さくすることができるという効果を有す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すレイアウト図、第
２図（ａ）、（ｂ）は本発明の第２の実施例を示すレイ
アウト図及びｘ−ｘ”線断面図、第３図は従来の半導体
集積回路の一例を示すレイアウト図、第４図は本発明と
従来例を比較したクロックスキューを示す特性図である
。 １０．１１，１２．１３・・・行線、１４１５１６．１
７，１８，１９．２０・・・列線、２１，２２．２３．
２４．２５．２６．２７．３１．３２゜３３・・・配線
、３４ａ、３４ｂ・・・層間絶縁膜、３５ａ、３５ｂ、
３６ａ、３６ｂ、３６ｃ川スルーボール、３７・・・半
導体基板、３８・・・絶縁膜、Ａ・・・入力端、Ｂ、Ｃ
，Ｄ・・・出力端。

Claims (1)

【特許請求の範囲】
1. 半導体チップ上に仮想的に設定した行線及び前記行線と
   直行する列線からなる配線格子上に配置してクロック信
   号発生回路と接続する配線を有する半導体集積回路にお
   いて、前記クロック信号発生回路の出力端子に接続して
   前記行線上に配置し且つ前記列線との交差点で相互間を
   並列接続する複数の配線を備えたことを特徴とする半導
   体集積回路。