JPH06112450A - 半導体集積回路のブロックレイアウト方法 - Google Patents
半導体集積回路のブロックレイアウト方法Info
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- JPH06112450A JPH06112450A JP26098292A JP26098292A JPH06112450A JP H06112450 A JPH06112450 A JP H06112450A JP 26098292 A JP26098292 A JP 26098292A JP 26098292 A JP26098292 A JP 26098292A JP H06112450 A JPH06112450 A JP H06112450A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】高さを同一にし、横幅を一定の最小ピッチ幅の
整数倍のピッチとなるようにした論理回路セルを配列し
た機能ブロック（４，５）とこの機能ブロックと並列に
配列した配線ブロック（６，６ａ）と交互に配置し、前
記論理回路セルの全てのセルで前記最小ピッチ幅の特定
の整数倍の全ての位置に、前記機能ブロックおよび前記
配線ブロックと直交して、何れにも接続されないフィー
ドスルー配線１を貫通して配線する。 【効果】高さが一定で横幅が最小ピッチの整数倍で設計
された論理回路セルにおける特定のピッチ毎の全ての位
置に論理に無関係なフィードスルー配線を置くことによ
り、テスト容易化の設計や、信頼性向上に向いたレイア
ウト設計を行なうことができる。
整数倍のピッチとなるようにした論理回路セルを配列し
た機能ブロック（４，５）とこの機能ブロックと並列に
配列した配線ブロック（６，６ａ）と交互に配置し、前
記論理回路セルの全てのセルで前記最小ピッチ幅の特定
の整数倍の全ての位置に、前記機能ブロックおよび前記
配線ブロックと直交して、何れにも接続されないフィー
ドスルー配線１を貫通して配線する。 【効果】高さが一定で横幅が最小ピッチの整数倍で設計
された論理回路セルにおける特定のピッチ毎の全ての位
置に論理に無関係なフィードスルー配線を置くことによ
り、テスト容易化の設計や、信頼性向上に向いたレイア
ウト設計を行なうことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の機能ブ
ロックレイアウト方法に関し、特に論理回路セルの高さ
が同一で幅が最小ピッチの整数倍で行なうレイアウト設
計方法に関する。
ロックレイアウト方法に関し、特に論理回路セルの高さ
が同一で幅が最小ピッチの整数倍で行なうレイアウト設
計方法に関する。
【０００２】
【従来の技術】従来、この種の半導体論理回路セルのレ
イアウトは、例えば、ＣＭＯＳの３入力ＡＮＤゲートを
例にとると、図７に示すようになっていた。このＩＣ２
０は、トランジスタ２１と配線領域２２とが規則的に配
列されたものとする。トランジスタ領域２１は、素子分
離ゲート３の間にＰ形拡散層４，Ｎ形拡散層５を設け、
これら拡散層４，５と平行に電源線６，接地（ＧＮＤ）
線６ａが設けられ、これらに直交してゲートの入力線
２，出力線７が設けられている。この場合、ＡＮＤゲー
トは高さをある一定の値にし、横方向の幅をある一定の
幅（最小ピッチ）の整数倍として各論理機能毎に最小の
サイズになるようにレイアウトていた。
イアウトは、例えば、ＣＭＯＳの３入力ＡＮＤゲートを
例にとると、図７に示すようになっていた。このＩＣ２
０は、トランジスタ２１と配線領域２２とが規則的に配
列されたものとする。トランジスタ領域２１は、素子分
離ゲート３の間にＰ形拡散層４，Ｎ形拡散層５を設け、
これら拡散層４，５と平行に電源線６，接地（ＧＮＤ）
線６ａが設けられ、これらに直交してゲートの入力線
２，出力線７が設けられている。この場合、ＡＮＤゲー
トは高さをある一定の値にし、横方向の幅をある一定の
幅（最小ピッチ）の整数倍として各論理機能毎に最小の
サイズになるようにレイアウトていた。
【０００３】ここで信号配線として２層のアルミ配線を
想定し、電源線６およびセル内配線に第１のアルミ配線
層を割り当て、セルからの出力配線７に第２のアルミ配
線層を割り当てたセルを想定している。これらのセルを
用いた論理回路のレイアウトは、図６に示す通りセルを
横方向に並べそれを、数段積み重ね各段間を配線領域２
２とする手法をとっていた。
想定し、電源線６およびセル内配線に第１のアルミ配線
層を割り当て、セルからの出力配線７に第２のアルミ配
線層を割り当てたセルを想定している。これらのセルを
用いた論理回路のレイアウトは、図６に示す通りセルを
横方向に並べそれを、数段積み重ね各段間を配線領域２
２とする手法をとっていた。
【０００４】一方、配線領域以外を予め作っておき、配
線のつなぎ替えのみで異なる論理回路を実現する方式の
ゲートアレーにおいては、例えばＣＭＯＳの場合、図８
のように２つのトランジスタ・ペアを１つの基本セルと
し、これを横方向に敷き詰め、配線領域２２を設けて数
段並べる構成をとっていた。
線のつなぎ替えのみで異なる論理回路を実現する方式の
ゲートアレーにおいては、例えばＣＭＯＳの場合、図８
のように２つのトランジスタ・ペアを１つの基本セルと
し、これを横方向に敷き詰め、配線領域２２を設けて数
段並べる構成をとっていた。
【０００５】
【発明が解決しようとする課題】上述した従来の論理回
路用のセル設計において、ゲートアレーで３入力ＮＡＮ
Ｄゲートを実現する場合、図８に示すように２つの基本
セルを用いるため未使用ゲート１３のようなトランジス
タ領域ができるため、レイアウトの利用効率が下がる欠
点がある。
路用のセル設計において、ゲートアレーで３入力ＮＡＮ
Ｄゲートを実現する場合、図８に示すように２つの基本
セルを用いるため未使用ゲート１３のようなトランジス
タ領域ができるため、レイアウトの利用効率が下がる欠
点がある。
【０００６】一方、レイアウト面積を小さくするため、
図７に示するセルを用いたレイアウトを行なった場合、
上辺から下辺に数本の配線（ポリシリまたは第２のアル
ミ配線）を垂直に通す必要が生じても通すことが難しい
という欠点があった。
図７に示するセルを用いたレイアウトを行なった場合、
上辺から下辺に数本の配線（ポリシリまたは第２のアル
ミ配線）を垂直に通す必要が生じても通すことが難しい
という欠点があった。
【０００７】本発明の目的は、これら欠点を除き、レイ
アウト効率を改善し、信頼性の高い半導体集積回路のブ
ロックレイアウト方法を提供することにある。
アウト効率を改善し、信頼性の高い半導体集積回路のブ
ロックレイアウト方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
のブロックレイアウト方法の構成は、高さを同一にし、
横幅を一定の最小ピッチ幅の整数倍のピッチとなるよう
にした論理回路セルを配列した機能ブロックとこの機能
ブロックとを並列に配列した配線ブロックと交互に配置
した半導体集積回路のブロックレイアウト方法におい
て、前記論理回路セルの全てのセルで前記最小ピッチ幅
の特定の整数倍の全ての位置に、前記機能ブロックおよ
び前記配線ブロックと直交して、何れにも接続されない
フィードスルー配線を貫通して配線したことを特徴とす
る。
のブロックレイアウト方法の構成は、高さを同一にし、
横幅を一定の最小ピッチ幅の整数倍のピッチとなるよう
にした論理回路セルを配列した機能ブロックとこの機能
ブロックとを並列に配列した配線ブロックと交互に配置
した半導体集積回路のブロックレイアウト方法におい
て、前記論理回路セルの全てのセルで前記最小ピッチ幅
の特定の整数倍の全ての位置に、前記機能ブロックおよ
び前記配線ブロックと直交して、何れにも接続されない
フィードスルー配線を貫通して配線したことを特徴とす
る。
【０００９】
【実施例】図１（ａ），（ｂ）は本発明の第１の実施例
を説明するレイアウト図で、３入力ＮＡＮＤゲートのレ
イアウト例を示し、図２（ａ），（ｂ）は図１（ａ），
（ｂ）の模式図である。ここでは最小ピッチの４倍の位
置にゲートポリシリコンのフィードスルー配線（以下Ｆ
Ｔ配線という）１を配置している。また、セルの左辺ま
たは右辺はＦＴ配線１または素子分離用のトランジスタ
のみを配置することとする。例えば、図３のように左隣
りのセルが配置された場合、そのセルのＦＴ配線から４
ピッチ目にフィードスルー配線がくるように選択した３
入力ＮＡＮＤゲートを配置する（この場合は図２
（ａ），（ｂ）のセル）。
を説明するレイアウト図で、３入力ＮＡＮＤゲートのレ
イアウト例を示し、図２（ａ），（ｂ）は図１（ａ），
（ｂ）の模式図である。ここでは最小ピッチの４倍の位
置にゲートポリシリコンのフィードスルー配線（以下Ｆ
Ｔ配線という）１を配置している。また、セルの左辺ま
たは右辺はＦＴ配線１または素子分離用のトランジスタ
のみを配置することとする。例えば、図３のように左隣
りのセルが配置された場合、そのセルのＦＴ配線から４
ピッチ目にフィードスルー配線がくるように選択した３
入力ＮＡＮＤゲートを配置する（この場合は図２
（ａ），（ｂ）のセル）。
【００１０】ここで、例えば配線領域に、図４のように
トランジスタを形成し、一方の拡散層と論理セルの出力
を接続し他方の拡散層と横方向のアルミ配線を接続す
る。これにより米国特許４７４９９４７号に示すよう
に、任意のプローブラインを選定しセンスラインの出力
を見ることにより、任意の出力端子の故障を検出するこ
とができる。
トランジスタを形成し、一方の拡散層と論理セルの出力
を接続し他方の拡散層と横方向のアルミ配線を接続す
る。これにより米国特許４７４９９４７号に示すよう
に、任意のプローブラインを選定しセンスラインの出力
を見ることにより、任意の出力端子の故障を検出するこ
とができる。
【００１１】図５（ａ），（ｂ）は本発明の第２の実施
例のレイアウト図であり、ＦＴ配線として第２層目のア
ルミの配線を想定したセルの例を示す。これにより図６
に示すように、１ピッチ毎にセルの電源線またはＧＮＤ
と接続することにより、電源線を網目状に配置すること
ができ、信頼性の高い論理回路のレイアウトをすること
ができる。
例のレイアウト図であり、ＦＴ配線として第２層目のア
ルミの配線を想定したセルの例を示す。これにより図６
に示すように、１ピッチ毎にセルの電源線またはＧＮＤ
と接続することにより、電源線を網目状に配置すること
ができ、信頼性の高い論理回路のレイアウトをすること
ができる。
【００１２】
【発明の効果】以上説明したように本発明は、高さが一
定で横幅が最小ピッチの整数倍で設計されたセルにおい
て、ある特定のピッチ毎に論理に無関係なＦＴ配線を置
くことにより、テスト容易化の設計や、信頼性向上に向
いたレイアウト設計を行なうことができるという効果が
ある。
定で横幅が最小ピッチの整数倍で設計されたセルにおい
て、ある特定のピッチ毎に論理に無関係なＦＴ配線を置
くことにより、テスト容易化の設計や、信頼性向上に向
いたレイアウト設計を行なうことができるという効果が
ある。
【図１】本発明の第１の実施例の論理回路セルの模式的
平面図。
平面図。
【図２】図１を説明する模式図。
【図３】図１の隣接セルとの接続法を示した模式図。
【図４】図１の応用例の一部拡大した平面図。
【図５】本発明の第２の実施例の論理回路セルの平面
図。
図。
【図６】図５の応用例の一部拡大した平面図。
【図７】従来の論理回路セルの一例の一部拡大した平面
図。
図。
【図８】従来のゲートアレイの論理回路セルの一例の平
面図。
面図。
【符号の説明】 １ ゲートのＦＴ配線 ２ ゲートの入力線 ３ 素子分離ゲート ４ Ｐ形拡散層 ５ Ｎ形拡散層 ６ 電源線 ６ａ ＧＮＤ線 ７ 出力線 ８ センス線 ９ 論理回路セルの出力線 １０ 第二アルミのＦＴ配線 １１ ＧＮＤ線 １２ 電源線 １３ 未使用ゲート線 ２０ ＩＣ ２１ トランジスタ領域 ２２ 配線領域
Claims (1)
- 【請求項１】 高さを同一にし、横幅を一定の最小ピッ
チ幅の整数倍のピッチとなるようにした論理回路セルを
配列した機能ブロックとこの機能ブロックと並列に配列
した配線ブロックとを交互に配置した半導体集積回路の
ブロックレイアウト方法において、前記論理回路セルの
全てのセルで前記最小ピッチ幅の特定の整数倍の全ての
位置に、前記機能ブロックおよび前記配線ブロックと直
交して、何れにも接続されないフィードスルー配線を貫
通して配線したことを特徴とする半導体集積回路のブロ
ックレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26098292A JPH06112450A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路のブロックレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26098292A JPH06112450A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路のブロックレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112450A true JPH06112450A (ja) | 1994-04-22 |
Family
ID=17355439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26098292A Pending JPH06112450A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路のブロックレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112450A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426650B1 (en) | 1999-12-28 | 2002-07-30 | Koninklijke Philips Electronics, N.V. | Integrated circuit with metal programmable logic having enhanced reliability |
| US6525350B1 (en) | 1999-07-16 | 2003-02-25 | Kawasaki Steel Corporation | Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same |
| CN107039423A (zh) * | 2017-04-19 | 2017-08-11 | 记忆科技(深圳)有限公司 | 一种关于电源控制单元的电源线布版方法 |
-
1992
- 1992-09-30 JP JP26098292A patent/JPH06112450A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525350B1 (en) | 1999-07-16 | 2003-02-25 | Kawasaki Steel Corporation | Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same |
| US6426650B1 (en) | 1999-12-28 | 2002-07-30 | Koninklijke Philips Electronics, N.V. | Integrated circuit with metal programmable logic having enhanced reliability |
| CN107039423A (zh) * | 2017-04-19 | 2017-08-11 | 记忆科技(深圳)有限公司 | 一种关于电源控制单元的电源线布版方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |