JPH03228421A

JPH03228421A - ディジタル・フィルタ

Info

Publication number: JPH03228421A
Application number: JP2221290A
Authority: JP
Inventors: Koichi Hamashita; 浜下　浩一
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、オーディオ、通信、計測等の分野において、
近年盤んになりつつあるディジタル信号処理に使用する
ディジタル・フィルタに関するものである。

〔従来の技術〕

ディジタル・フィルタリング処理におけるフィルタの構
成としては、インパルス応答が有限のＦＩＲ型と、無限
に続＜ＩＩＲ型（無限インパルス応答）とがある。両者
のうち、ＦＩＲ型フィルタは、ＩＩＲ型に比べてそのフ
ィルタ次数（タップ数）は大きいが、群遅延歪が無く、
リミット・サイクル発振が発生しないという長所を有す
るため、近年のＬＳＩの微細化と共に特にオーディオ分
野の用途に向けて発展してきている。このＦＩＲ型フィ
ルタにもサンプリング周波数をｙ：１に低くする為のデ
シメーション・フィルタと、逆に１：ｙに高くする為の
インターポレーション・フィルタとがあリ、前者は高速
のＡ／Ｄコンバータ（アナログ信号をディジタル信号に
変換する装置）と共に、後者は高速Ｄ／Ａコンバータ（
ディジタル信号をアナログ信号に変換する装置）と共に
用いられている。

Ａ／Ｄ変換の方式として、近年注目されてきたオーバー
・サンプリング・ノイズ・シェービング方式の一つであ
るΔΣ（デルタ・シグマ）変調方式は、アナログ信号を
高速の（例えば３０７２ＫＨｚ　＝６４Ｘ　４８ＫＨ２
）の１ビットＰＤＭ　（パルス・デンシティ・モジュレ
ーション）信号に変換し、量子化ノイズをパス・バンド
より高い周波数帯域にシフトさせるものである。そして
、このようにして高域シフトされた量子化ノイズは、後
段のディジタル・デシメーション・フィルタにより排除
して、例えば１６ビツトの４８ＫＨｚ　ＰＣＭ（パルス
・コード・モジュレーション）信号に変換することが可
能であるが、このようなディジタル・デシメーション・
フィルタをいかに効率よく経済的に実現するがが、重要
な課題である。

上記のＦＩＲ型ディジタル・デシメーションフィルタが
行う処理は、入力ディジタル信号ａ、に対して、所望の
フィルタ特性を持ったフィルタ係数ｗ。

を乗累算することにより、出力としてのディジタル信号
Ｊ＝ΣＷ、・ａ−、（ｒｌはフィルタのタップ数）を得
ることであり、デシメーション比ｙ：ｌの場合には、入
力データ・レートｆｌの信号ａｌが、出力データ・レー
トｆ、＝（１／ｙ）・ｆ、の信号ｂＪにデシメーション
される。このとき、デシメーション作用により、折り返
しノイズが信号帯域内に入り込まないように、フィルタ
係数Ｗ、が選ばれている。

第５図に実際のディジタルフィルタの構成概要を示す。

第５図において入力されたディジタル信号ａｌは、１の
入力データ記憶部に必要タップ数分だけ貯えられ、２の
係数データ記憶部からの係数データｗ、と共に順次３の
乗累算器に送られ、タップ数回の乗算と累算を経て、出
力データｂ、が求められ、７の出力レジスタにより、ｆ
、のデータ・レートにて出力される。４は上記各構成要
素ｌ、２゜３．７のコントロール手段である。

上記のうち、人力データ記憶部ｌの主たる機能としては
、デシメーション比をｙ：１．フィルタのタップ数をｎ
とすると、過去のｎ個のデータａ（但し、１＝−１〜−
ｎ）を保持し、これらを、順次、適切なタイミングにて
、即ち、対応するフィルタ係数Ｗ、と共に、演算装置に
送り出すことと、次回の演算用のｙ個の新データａ、　
（ｉ＝０〜（ｙ−１））を取込み、ａ　−６＊　ｙ　−
１〜ａ−０のｙ個の最古データを捨て、該次回演算用の
データとして、ａ、−１〜ａ　Ｏ＋　ａ　−１〜ａ　−
０＊　ｙを新たに準備することである。

上記機能を実現する上では、シフト・レジスタや、ＲＡ
Ｍ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の
使用が考えられ、特にディジタル・フィルタでは、リア
ルタイム性の要求と、演算処理手順が固定していること
とから、シフト・レジスタを使用する場合が多い。即ち
、シフト・レジスタの特徴である、データをシフト出力
しながら、データのシフト入力が可能な点を利用したも
ので、第６図の例では・自己ループと、新データ入力と
を選択する選択手段ｌＯを用いて、ｎワード・シフト・
レジスタ９においてａ−＋〜ａ−０のデータを最終ワー
ドから出力しながら、選択手段１０を通して第１ワード
目にフィード・バックし、次に選択手段ｌＯを新データ
入力側に切り変えて、入力データレジスタ８からのｙワ
ードのデータを新規入力しながら、シフト動作により、
最古のａ−５＊ｙ−＋〜ａ−ｎのｙ個のデータを捨てる
ことによって、ａ−＋〜ａ　−ｎ　＋　ｙをｙワード分
シフトさせることが可能である。１１は乗累算器、１２
は係数データ記憶手段である（動作は第５図のそれらと
同様）。

一方、ＦＩＲ型フィルタの特徴としては、フィルタ係数
Ｗ、の左右対称性（Ｗ　ｒ　＝Ｗ　ｎｇ　Ｗ　ｚ　”　
Ｗ　ｙｌ　−ｒ　４・・・）かあり、この性質を用いて
、乗累算回数を半減させる手法がある。即ち、第７図に
示す如く、１４．１５は各々ｎ／２ワード・シフトレジ
スタであって、一方のレジスタ１４の第１ワードには選
択手段１６を通して入力データレジスタ１３かものデー
タまたは同レジスタ１４の最終ワードから出力されたデ
ータを入力する。他方のレジスタ１５は両方向シフト可
能であって、演算時には前記一方のレジスタ１４と同じ
シフト方向に最終ワードから第１ワードにデータをフィ
ードバックし、データ更新時には前記とは反対のシフト
方向にシフトさせ前記一方のレジスタ１４の最終ワード
からのデータを入力して不必要な最古のデータを捨てる
。１７は前段加算器であって、一方のレジスタ１４の最
終ワードからの出力データおよび他方のレジスタ１５の
同一のシフト方向の部分の最終ワードからの出力データ
を加算し、乗累算器１９の一方の入力端に入力する。１
８は係数データ記憶手段、１９は乗累算器である。

このような構成によればａ−＋〜ａ−ｆｉのデータを、
１７の前段加算器において、各対称成分毎に先に加算（
ａ−＋＋ａ−ｎ、ａ−ａ”ａ−ｎ＊＋＋　・・・）する
ことができ、この結果と係数データ記憶手段１８からの
Ｗ〜Ｗ１／２との乗累算を乗累算器１９において行う手
法であって、これをいわゆる前段加算型という。該前段
加算型は、乗累算回数を半減させることができるが、時
系列的に対称なデータを先に加算することが必要である
為、後半部分（第ｎ／２　＋１〜第ｎワード目）に対応
するシフト・レジスタ１５として、両方向シフトが可能
な、いわゆる可逆シフト・レジスタを用いる必要が生じ
、この場合、可逆シフト性を持たせたレジスタ・セルは
、トランジスタの追加等により、面積や回路規模が従来
の一方向性のものの約２倍近く必要になり、タップ数の
大きなフィルタを実現する為には、非経済的であった。

〔発明が解決しようとする課題Ｊデータ記憶手段としてシフト・レジスタを用いた前述の
２つのディジタル・フィルタは、いずれも一長一短であ
る。即ち、前者の前段加算を用いないものは、シフト・
レジスタ部の制御が簡易で小面積ですむが、乗累算回数
が多く、タップ数ｎが大きいフィルターにおいては、後
者の２倍の乗累算スピードが必要である。また、後者の
ものは、前者の半分の乗累算スピードで良いが、シフト
・レジスタ部の面積が約１．５倍となってしまう。

さらに、前述のディジタル・フィルタでは、演算部に演
算期間の他に休止期間があり、必ずしも効率的な動作で
はなかった。

そこで本発明の目的は、以上のような問題を解決し、小
面積で効率的なディジタル・フィルタを提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するため本発明は、入力データのセット
および出力を交互に行なう複数の入力データ記憶部と、
入力データをディジタル・フィルタ演算する演算部と、
前記複数の入力データ記憶部の各々から巡回的に入力デ
ータをとり出して前記演算部に供給する選択手段と、前
記各入力データ記憶部に入力される各入力データ間の位
相差を補償するように少なくとも１つの前記入力データ
Ｈ己憶部に入力する入力データを当該位相差に相当する
時間分保持する記憶手段とを具えたことを特徴とする。

〔作　用１本発明によれば、上記構成によって、小容量で占有面積
の少ない、効率的なＦＩＲ型ディジタル・フィルタを提
供できる。

〔実施例〕

第１の実施例として、本発明を、タップ数ｎがｎ＝１２
８．デシメーション比が４　（ｙ：ｎ＝４：ｌ）、　　
１ワードが１６ビツトのＰＣＭデータにて構成される、
ＦＩＲ型ディジタル・デシメーション・フィルタに適用
した場合を第１図の構成図及び第２図の各クロックタイ
ミング図を用いて説明する。

第１図において、データ・レートｆ、にて、当該ディジ
タル・デシメーション・フィルタに入力されるデータａ
、は、３６のコントロール部にて作られたＣＫＩなるコ
ントロール・クロックにより、常時ｆ、のデータ・レー
トにて、２０の４ワードのシフトレジスタに取り込まれ
る。即ち、Ｔ、　＝　１／ｆ、なる１演算周期間に、Ｃ
ＫＩの４回のクロックにより、データａＯ〜ａ３が順次
シフトレジスタ２０にシフト入力され、第４〜第１ワー
ド目に各々貯えられる。

この期間の初期時点においては、前回までの繰り返し動
作の結果として、過去に取込まれたａ−＋〜ａ−１２８
の１２８ワードの過去データが、２１のＡシフトレジス
タと、２３のＢシフトレジスタとに各々６４ワードずつ
貯えられており、Ａシフトレジスタ２１内では、シフト
方向にそった第１から第６４ワードの各位置にａ−＋か
らａ−６４の過去データが順に貯えられており、Ｂシフ
トレジスタ２３においては、シフト方向にそった第１か
ら第６４ワードの各位置にａ−１１１１からａ−６，の
過去データが順に貯えられている。この時点にて、Ｂシ
フトレジスタ２３内の記憶データの時系列順序が、シフ
ト方向と逆になっているのは、２２のＣシフトレジスタ
と、２７の並列転送手段とを用いて、既に前回までの過
去動作により得られたものであり、以下に示す今回サイ
クルの動作と同様であって、この動作説明から容易にで
きる理解できるものである。Ｃシフトレジスタ２２は、
当該フィルタのデシメーション比に応じたｙワード、即
ち４ワードの容量を有する一方向シフト機能のみを持つ
もので、ＣＲ２あるいは、ＧＫ３′のいずれか一方のク
ロックによりシフト及びデータ取り込みを行う。

第２図には、今回の１演算周期における各クロックＣＫ
Ｉ〜ＣＫ６及びＣＫ３′のタイミングを示してあり、各
シフトレジスタの動作は、各クロックの立上り（Ｒｉｓ
ｉｎｇ）にてマスター側への入力（即ち、データ取込み
）を、立下り（Ｆａｌｌｉｎｇ）にてスレーブ側への転
送（即ち、データ出力）を各々表わしている。第１期間
においては、ＣＲ２とＣＲ４の各６４パルスにより、Ａ
およびＢシフトレジスタ２１および２３は６４回のシフ
ト動作を行い、各々２８と２９のデータラインより、３
２の前段加算器にデータを送り出すと共に、２４と２５
の自己ループ用データラインを通して出力データを順次
フィードバックしていく。この際、３２の前段加算器は
、（ａ−Ｓ４＋ａ−ａｓＬ（ａ−ｓｓ＋ａ−ａｓ）＋”
’＋　　（ａ−ｒ＋ａ−Ｉｚａ）　という６４回の加算
を行い、３３の乗算器へ次々とデータを送り出す。３３
の乗算器と３４の累算器は、上記の６４個の前段加算さ
れたデータと、係数データ記憶部３１からのフィルター
係数Ｖｌｓ４〜Ｗ１との６４回の乗累算を行い、ｂ、＝
Σ：（ａ−＋＋ａ＋−＋ｚｅ−ｔ＋）・ｗｌなる結果ｂ
、を求め、３５の出力レジスタへと送出する。

Ｃレジスタ２２用クロツクとしてＣＲ３を使用した場合
には、Ｃレジスタ２２は、該第１期間の最初の４個のク
ロックパルスにより、３０のデータ・ライン経由にて、
Ａレジスタ２１からの最初の４個の所カデータａ−ａ４
＋ａ−ｓｓ＋ａ−ｓ□＋ａ−８１を順に取り込み、最終
的には、第４〜第１ワードの各位置にａ−６４〜ト、１
を各々記憶した状態にて停止する。

次の第２期間においては、Ａレジスタ２１はＣＲ２によ
りデータを４ワ一ド分シフトし、Ｂレジスタ２３は、Ｃ
Ｒ４により６４−４＝６０ワ一ド分シフトする。

これらのシフト動作により、Ａレジスタ２１内では、ａ
−＋〜ａ−ｓ。のデータが第５〜第６４ワードの位置へ
シフト移動し、Ｂレジスタ２３内では、２５の自己ルー
プ用データラインを経由してａ−＋　ｚ４〜ａ−ａｓの
データが第１〜第６０ワード位置へシフト移動し、ａ−
Ｉｚａ　〜ａ−＋ｚ５のデータが第６１〜第６４ワード
の位置へシフト移動する。Ｃレジスタ用クロックとして
ＣＫ３′を用いた場合には、この第２期間の最初の４ク
ロツクにより、ａ−６４〜ａ−６，の４個のデータを、
ＣＲ２を使用した前述の場合と同様にＣレジスタ２２に
とり込むことが可能である。

以上の動作終了後、次回の演算スタートまでの間に、Ｃ
レジスタ２２内の４個のデータａ　−８４〜ａ　−ｓ　
ｒは、ＣＲ６により、２７の並列転送手段を経由して、
Ｂレジスタ２３の第６１〜第６４ワードへ送り込まれ、
ａ−＋□８〜ａ−＋＊４のデータを書き換える。即ち、
Ｃレジスタ２２の第４．第３．第２．第１の各ワードか
ら、各々、Ｂレジスタ２３の第６１．第６２．第６３゜
第６４の各ワード位置へと、以後のデータシフト方向が
逆転するように書換え転送を行う。次に、この第２期間
の終了直前の、ＣＫＩがＬｏｗになった期間、即ち、２
０のシフトレジスタに新たなる４ケのデータａ３〜ａ０
が、その第１〜第４ワードのスレーブ側に貯えられてい
る時に、２６の並列転送手段がＣＲ５のクロックにより
、ａ３〜ａ０のデータをＡレジスタ２１の第１〜第４の
ワード位置に転送し、データ書換えを行う。

以上の一連の１演算周期動作により、ａ、〜ａ−＋□８
のデータを用いた演算を行い、次回演算の為の新たなデ
ータ・セットとして、Ａレジスタ２１の第１〜第６４の
ワード位置にａｓ〜ａｏ、　ａ−＋　”ａ−ｓ。

のデータをＢレジスタ２３の第１〜第６４のワード位置
に、ａ−＋　ｚ４〜ａ−６，のデータを記憶し直すこと
ができ、次回サイクルの演算用データ準備が完了する。

以上の動作を次々に繰り返すことにより、前段加算方式
を用いた、乗累算回数の少ないディジタルフィルタが実
現される。

尚、上記の実施例においては、１ワードのデータ単位を
一例として１６ビツトとしたが、これは何ビットの場合
でも同じで、基本的には１ビット単位以上のすべての場
合に適用し得る。

第３図は第２の実施例としてのオーディオ分野等におい
て用いる２チヤンネル用デイジタルフイルターの例を示
す。

４０と４１は、上記第１図および第２図に示した実施例
における各構成要素２０〜２７と同じ構成のデータ記憶
部であり、各々をＬｅｆｔ、　Ｒｉｇｈｔの各チャンネ
ル用とする。４２のコントロール部がらは、Ｌｅｆｔチ
ャンネル用のデータ記憶部４０へＣＫＩＬ−ＣＫ６Ｌ（
ＣＫＩ〜ＣＫ６と同じ）を、同Ｒｉｇｈｔチャンネル用
データ記憶部４１へはＣＫＩＲ−ＣＫ６Ｒ（ＣＫＩ−Ｃ
Ｋ６と同じ）を供給するが、Ｒｉｇｈｔチャンネルの演
算周期はＬｅｆｔチャンネルの演算周期に対して１８０
度位相を遅らせており、そのコントロール状態を、第４
図に示す（詳細説明は後述）。

第３図において、データ記憶部４ｏおよび４１がらのデ
ータライン５１．５２および５３．５４は上記実施例の
データライン２８．２９と同様である。４４と４５は、
選択手段であり、コントロール部４２からのクロックＣ
Ｋ７がＨｉｇｈＯ時にはＬｅｆｔ側データ出カライン５
１、５２を５５と５６の演算部（４６）用データ入力ラ
インに接続し、ＬｏｗのときにはＲｉｇｈｔ側のデータ
ライン５３．５４をデータ入力ライン５５．５６に接続
する。

４６の演算部は、上記実施例（第１図）の前段加算器３
２と乗算器３３と累算器３４を含み、データ入力ライン
５５と５６から来るデータに対して、下記１）ｊ、Ｌ、
”Σ　（ａ−ｉ、　Ｌ”ａｌ−１２９４１１，Ｌ　　）
　　・Ｗ、ｂＪ、ｌｌ”　　Σ　　（ａ−ｉ、ｌｌ”ａ
ｌ−１２９４＋１．ＩＩ　　）　　　”　　ｗｉの演算
を行い、ｂ、、　Ｌ＋　ｂｊ、　！１を交互に出力する
。

前述の１チヤンネルのみの実施例においては、演算部は
第１期間にて６４回の加算と乗累算を行い、第２期間で
は休止していたが、第３図に示す演算部４６は、ｂ、、
　Ｌ演算周期の第１期間においてはＬｅｆｔチャンネル
の演算を行い、同す、、Ｌ演算周期の第２期間において
は、（即ち、ｂ、、Ｒの第１期間でもある）　、Ｒｉｇ
ｈｔチャンネルの演算を行う。従って、４６の演算部は
、両チャンネルの演算を、休止期間をとりことな（、交
互に効率的にタイム・シェアして行うことができる。第
３図中、Ｒｉｇｈｔチャンネル側の入力データライン４
９．５０中に入れた４３のシフトレジスタは、ｙ／２＝
２（ｙ：４）ワードより成るもので、両チャンネル間の
位相差を補正する為のものである。即ち、第４図から見
れば、Ｒｉｇｈｔ側の、演算時期が、Ｌｅｆｔ側に比べ
てｈＴ、（１８０度）遅れていることにより、演算に使
用されるデータａ＋、　＊は、シフトレジスタ４３を用
いない場合には、ａｌ、　Ｌに比べてｙ／２：２ワ一ド
分の時間ずれを持ってしまう。この時間ずれは、丁度、
ＣＫ７の１８０度の位相ずれのように見え、特にオーデ
ィオ用途では好ましくない。従って、シフトレジスタ４
３により、Ｒｉｇｈｔ側のデータ記憶部４１へのデータ
入力をｙ／２＝２ワード分だけ遅らせ、演算部４６が実
際に演算を行う為のデータのａｉ、Ｌとａｌ、　ＩＩと
を、同時サンプリングデータとして処理することにより
、出力されるｂＪ、Ｌとす４．３が同時サンプリングデ
ータとなるように調整したものである。

なお、３チャンネル以上の場合にも同様の効果が得られ
る。例えば３チヤンネルの場合にはｙ／３ワード、　２
ｙ／３ワードのシフトレジスタを用いればよい。

〔発明の効果〕

本発明によれば、小面積で効率的であり、特に複数チャ
ンネルのデータを同一位相で処理することができるＦＩ
Ｒ型ディジタル・フィルタを実現できる。

【図面の簡単な説明】

第１図は、本発明を、単一の乗累算器を用いたディジタ
ルフィルタの実現に適用した実施例を示すブロック図、第２図は、第１図に示す一実施例に適用した各コントロ
ール・クロック信号のタイミングの一例を示す図、第３図は、本発明を用いて、単一の乗累算をタイムシェ
ア使用して２チヤンネル用のディジタルフィルタを実現
した場合の実施例を示すブロック図。第４図は同実施例におけるタイミング図、第５図は実際
のディジタル・デシメーション・フィルタの構成を示す
為のブロック図、第６図と第７図は従来技術によりディ
ジタル・フィルタの構成を示すものであって、第６図は前段加算を用いず、ｎ−ｆＪ回の乗累算を行う
場合のブロック図、第７図はｎ／２ワードの可逆シフトレジスタを用いて前
段加算を行い、ｎ／２・ｆ４回の乗累算ですむ場合のブ
ロック図である。１．４０．４１・・・入力データ記憶部、２　、１２．
１８．３１．４７・・・係数データ記憶部、４．３６．
４２・・・コントロール部、３．１１．１９・・・乗累
算器、５．３３・・・乗算器、６．３４・・・累算器、１７．３２・・・前段加算器、７．３５・・・出力レジスタ、８．１３．２０・・・ｙワードまたはｙピッデータレジ
スタ、９・・・ｎワードのシフトレジスタ、１０．１６．４４．４５・・・選択手段、１４・・・ｎ
／２ワードの一方向シフトレジスタ、トの入力１５・・・ｎ／２ワードの可逆シフトレジスタ、２１・
・・Ａシフトレジスタ、２３・・・Ｂシフトレジスタ、２２・・・ｙワードの方向転換用シフトレジスタ、２６・・・並列書換転送手段２７・・・方向転換用並列書換転送手段、２４、２５．
２８．２９．３０．３７．３ｇ、　３９．４８〜５９・
・・データライン、ＧＫＩ〜ＣＫ７．ＣＫＩＬ〜ＣＫ６Ｌ、　ＣＫＩＲ〜Ｃ
Ｋ６Ｒ・・・コントロール信号、４３・・・チャンネル間位相調整用シフトレジスタ。第図第２図第図Ｋ７第図デイソクル入カイ８４第図

Claims

【特許請求の範囲】１）入力データのセットおよび出力を交互に行なう複数
の入力データ記憶部と、入力データをディジタル・フィルタ演算する演算部と、前記複数の入力データ記憶部の各々から巡回的に入力デ
ータをとり出して前記演算部に供給する選択手段と、前
記各入力データ記憶部に入力される各入力データ間の位
相差を補償するように少なくとも１つの前記入力データ
記憶部に入力する入力データを当該位相差に相当する時
間分保持する記憶手段とを具えたことを特徴とするディ
ジタル・フィルタ。