JPH03228420A - ディジタル・フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ、通信、計測等の分野において、
近年盤んになりつつあるディジタル信号処理に使用する
ディジタル・フィルタに関するものである。

〔従来の技術〕

ディジタル・フィルタリング処理におけるフィルタの構
成としては、インパルス応答が有限のＦＩＲ型と、無限
に続＜　ＩＩＲ型（無限インパルス応答）とがある。両
者のうち、ＦＩＲ型フィルタは、ＩＩＲ型に比べてその
フィルタ次数（タップ数）は大きいが、群遅延歪が無く
、リミット・サイクル発振が発生しないという長所を有
するため、近年のＬＳＩの微細化と共に特にオーディオ
分野の用途に向けて発展してきている。このＦＩＲ型フ
ィルタにもサンプリング周波数をｙ：１に低くする為の
デシメーション・フィルタと、逆に１：ｙに高くする為
のインターポレーション・フィルタとがあリ、前者は高
速のＡ／Ｄコンバータ（アナログ信号をディジタル信号
に変換する装置）と共に、後者は高速Ｄ／Ａコンバータ
（ディジタル信号をアナログ信号に変換する装置）と共
に用いられている。

Ａ／Ｄ変換の方式として、近年注目されてきたオーバー
・サンプリング・ノイズ・シェービング方式の一つであ
るΔΣ（デルタ・シグマ）変調方式は、アナログ信号を
高速の（例えば３０７２ＫＨｚ　＝６４　Ｘ　４８ＫＨ
ｚ）の１ビットＰＤＭ　（パルス・デンシティ・モジュ
レーション）信号に変換し、量子化ノイズをパス・バン
ドより高い周波数帯域にシフトさせるものである。そし
て、このようにして高域シフトされた量子化ノイズは、
後段のディジタル・デシメーション・フィルタにより排
除して、例えば１６ビツトの４８ＫＨｚ　ＰＣＭ（パル
ス・コード・モジュレーション）信号に変換することが
可能であるが、このようなディジタル・デシメーション
・フィルタをいかに効率よ（経済的に実現するかが、重
要な課題である。

上記のＦＩＲ型ディジタル・デシメーションフイルタが
行う処理は、入力ディジタル信号ａ、に対して、所望の
フィルタ特性を持ったフィルタ係数Ｗを乗累算すること
により、出力としてのディジタル信号す、＝Σｗ１・ａ
−１（ｎはフィルタのタップ数）を得ることであり、デ
シメーション比ｙ：１の場合には、入力データ・レート
ｆｌの信号ａ、が、出力データ・レートｆ、＝（ｌ／ｙ
）・ｆ、の信号ｂＪにデシメーションされる。このとき
、デシメーション作用により、折り返しノイズが信号帯
域内に入り込まないように、フィルタ係数Ｗｉが選ばれ
ている。

第５図に実際のディジタルフィルタの構成概要を示す。

第５図において入力されたディジタル信号ａは、１の入
力データ記憶部に必要タップ数分だけ貯えられ、２の係
数データ記憶部からの係数データＷ、と共に順次３の乗
累算器に送られ、タップ数回の乗算と累算を経て、出力
データｂＪが求められ、７の出力レジスタにより、ｆ、
のデータ・レートにて出力される。４は上記各構成要素
ｌ、２゜３．７のコントロール手段である。

上記のうち、人力データ記憶部１の主たる機能としては
、デシメーション比をｙ：１．フィルタのタップ数をｎ
とすると、過去のｎ個のデータａ（但し、１・−１〜−
ｎ）を保持し、これらを、順次、適切なタイミングにて
、即ち、対応するフィルタ係数Ｗ、と共に、演算装置に
送り出すことと、次回の演算用のｙ個の新データａｔ（
ＣＯ〜（ｙ−１））を取込み、ａ−６＊ｙ−１〜ａ−ｎ
のｙ個の最古データを捨て、該次回演算用のデータとし
て、ａ、−１〜ａｏ、ａ−、〜ａ−ｌ、□を新たに準備
することである。

上記機能を実現する上では、シフト・レジスタや、ＲＡ
Ｍ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の
使用が考えられ、特にディジタル・フィルタでは、リア
ルタイム性の要求と、演算処理手順が固定していること
とから、シフト・レジスタを使用する場合が多い。即ち
、シフト・レジスタの特徴である、データをシフト出力
しながら、データのシフト入力が可能な点を利用したも
ので、第６図の例では、自己ループと、新データ入力と
を選択する選択手段ｌＯを用いて、ｎワード！シフト・
レジスタ９においてａ、〜ａ−，のデータを最終ワード
から出力しながら、選択手段ｌＯを通して第１ワード目
にフィード・バックし、次に選択手段ｌＯを新データ入
力側に切り変えて、入力データレジスタ８からのｙワー
ドのデータを新規入力しながら、シフト動作により、最
古のａ−ｎ□−１〜ａ−イのｙ個のデータを捨てること
によって、ａ−＋〜ａ−ｎ□をｙワード分シフトさせる
ことが可能である。１１は乗累算器、１２は係数データ
記憶手段である（動作は第５図のそれらと同様）。

一方、ＦＩＲ型フィルタの特徴としては、フィルタ係数
Ｗ、の左右対称性（Ｗ＋”Ｗｎ＋Ｗｉ：Ｗｎ−＋＋・・
・）があり、この性質を用いて、乗累算回数を半減させ
る手法がある。即ち、第７図に示す如（，１４，１５は
各々ｎ／２ワード・シフトレジスタであって、一方のレ
ジスタ１４の第１ワードには選択手段１６を通して入力
データレジスタ１３からのデータまたは同レジスタ１４
の最終ワードから出力されたデータを入力する。他方の
レジスタ１５は両方向シフト可能であって、演算時には
前記一方のレジスタ１４と同じシフト方向に最終ワード
から第１ワードにデータをフィードバックし、データ更
新時には前記とは反対のシフト方向にシフトさせ前記一
方のレジスタ１４の最終ワードからのデータを入力して
不必要な最古のデータを捨てる。１７は前段加算器であ
って、一方のレジスタ１４の最終ワードからの出力デー
タおよび他方のレジスタ１５の同一のシフト方向の部分
の最終ワードからの出力データを加算し、乗累算器１９
の一方の入力端に入力する。１８は係数データ記憶手段
、１９は乗累算器である。

このような構成によればａ−ｉ〜ａ−、のデータを、１
７の前段加算器において、各対称成分毎に先に加算（ａ
−＋＋ａ−ｎ＋ａ−ｚ＋ａ−ｎ＊＋、−）することがで
き、この結果と係数データ記憶手段１８からのＷ＋〜Ｗ
ｎ／□どの乗累算を乗累算器１９において行う手法であ
って、これをいわゆる前段加算型という。該前段加算型
は、乗累算回数を半減させることができるが、時系列的
に対称なデータを先に加算することが必要である為、後
半部分（第ｎ／２　＋１〜第ｎワード目）に対応するシ
フト・レジスタ１５として、両方向シフトが可能な、い
わゆる可逆シフト・レジスタを用いる必要が生じ、この
場合、可逆シフト性を持たせたレジスタ・セルは、トラ
ンジスタの追加等により、面積や回路規模が従来の一方
向性のものの約２倍近く必要になり、タップ数の大きな
フィルタを実現する為には、非経済的であった。

〔発明が解決しようとする課題〕

データ記憶手段としてシフト・レジスタを用いた前述の
２つのディジタル・フィルタは、いずれも一長一短であ
る。即ち、前者の前段加算を用いないものは、シフト・
レジスタ部の制御が簡易で小面積ですむが、乗累算回数
が多く、タップ数ｎが大きいフィルターにおいては、後
者の２倍の乗累算スピードが必要である。また、後者の
ものは、前者の半分の乗累算スピードで良いが、シフト
・レジスタ部の面積が約１．５倍となってしまう。

さらに、前述のディジタル・フィルタでは、演算部に演
算期間の他に休止期間があり、必ずしも効率的な動作で
はなかった。

そこで本発明の目的は、以上のような問題を解決し、小
面積で効率的なディジタル・フィルタを提供することに
ある。

〔課題を解決するための手段］ 上記目的を達成するため本発明は、入力データのセット
および出力を交互に行なう複数の入力データ記憶部と、
人力データをディジタル・フィルタ演算する演算部と、
前記複数の入力データ記憶部の各々から巡回的に入力デ
ータをとり出して前記演算部に供給する選択手段とを具
えたことを特徴とする。

［作　用］ 本発明によれば、上記構成によって、小容量で占有面積
の少ない、効率的なＦＩＲ型ディジタル・フィルタを提
供できる。

〔実施例〕 第１の実施例として、本発明を、タップ数ｎがｎ＝１２
８．デシメーション比が４　（ｙ：１＝　４＋１）、　
　１ワードが１６ビツトのＰＣＭデータにて構成される
、ＦＩＲ型ディジタル・デシメーション・フィルタに適
用した場合を第１図の構成図及び第２図の各クロックタ
イミング図を用いて説明する。

第１図において、データ・レートｆ、にて、当該ディジ
タル・デシメーション・フィルタに入力されるデータａ
、は、３６のコントロール部にて作られたＣＫＩなるコ
ントロール・クロックにより、常時ｆ、のデータ・レー
トにて、２０の４ワードのシフトレジスタに取り込まれ
る。即ち、Ｔ、　＝　ｌ／ｆ、なる１演算周期間に、Ｃ
ＫＩの４回のクロックにより、データａ０〜ａ３が順次
シフトレジスタ２０にシフト入力され、第４〜第１ワー
ド目に各々貯えられる。

この期間の初期時点においては、前回までの繰り返し動
作の結果として、過去に取込まれたａ。

〜ａ−＋□８の１２８ワードの過去データが、２１のＡ
シフトレジスタと、２３のＢシフトレジスタとに各々６
４ワードずつ貯えられており、Ａシフトレジスタ２１内
では、シフト方向にそった第１から第６４ワードの各位
置にａ−＋からａ−６４の過去データが順に貯えられて
おり、Ｂシフトレジスタ２３においては、シフト方向に
そった第１から第６４ワードの各位置にａ−＋□８から
ａ−ａｓの過去データが順に貯えられている。この時点
にて、Ｂシフトレジスタ２３内の記憶データの時系列順
序が、シフト方向と逆になっているのは、２２のＣシフ
トレジスタと、２７の並列転送手段とを用いて、既に前
回までの過去動作により得られたものであり、以下に示
す今回サイクルの動作と同様であって、この動作説明か
ら容易にできる理解できるものである。Ｃシフトレジス
タ２２は、当該フィルタのデシメーシぢン比に応じたｙ
ワード、即ち４ワードの容量を有する一方向シフト様能
のみを持つもので、ＣＲ３あるいはＣＫ３’のいずれか
一方のクロックによりシフト及びデータ取り込みを行う
。

第２図には、今回の１演算周期における各クロックＧＫ
Ｉ〜ＣＫ６及びＣＫ３′のタイミングを示してあり、各
シフトレジスタの動作は、各クロックの立上り（Ｒｉｓ
ｉｎｇ）にてマスター側への入力（即ち、データ取込み
）を、立下り（Ｆａｌｌｉｎｇ）にてスレーブ側への転
送（即ち、データ出力）を各々表わしている。第１期間
においては、ＣＲ２とＣＲ２の各６４パルスにより、Ａ
およびＢシフトレジスタ２１および２３は６４回のシフ
ト動作を行い、各々２８と２９のデータラインより、３
２の前段加算器にデータを送り出すと共に、２４と２５
の自己ループ用データラインを通して出力データを順次
フィードバックしていく。この際、３２の前段加算器は
、（ａ−１１４＋ａ−ｓｓ）＋　（ａ−ｓｓ÷ａ−ｓｓ
）、”・、　　（ａ−＋＋ａ−＋２ｇ）という６４回の
加算を行い、３３の乗算器へ次々とデータを送り出す。

３３の乗算器と３４の累算器は、上記の６４個の前段加
算されたデータと、係数データ記憶部３１からのフィル
ター係数１６４〜Ｗ、との６４回の乗累算を行い、ｂ、
＝Σ（ａ−、＋ａ＋−＋２９＋＋ｌ）’　Ｗ：なる結果
ｂＪを求め、３５の出力レジスタへと送出する。

Ｃレジスタ２２用クロツクとしてＣＲ３を使用した場合
には、Ｃレジスタ２２は、該第１期間の最初の４個のク
ロックパルスにより、３０のデータ・ライン経由にて、
Ａレジスタ２１からの最初の４個の出力データａ−ａ＜
＋ａ−ａｉ＋ａ−ｓ□、ａ−８１を順に取り込み、最終
的には、第４〜第１ワードの各位置にａ−８４〜ａ−６
、を各々記憶した状態にて停止する。

次の第２期間においては、Ａレジスタ２１はＣＲ２によ
りデータを４ワ一ド分シフトし、Ｂレジスタ２３は、Ｃ
Ｒ２により６４−４＝６０ワ一ド分シフトする。

これらのシフト動作により、Ａレジスタ２１内では、ａ
−ｔ〜ト、。のデータが第５〜第６４ワードの位置へシ
フト移動し、Ｂレジスタ２３内では、２５の自己ループ
用データラインを経由してａ−１１４〜ａ−６８のデー
タが第１〜第６０ワード位置へシフト移動し、ａ−＋。

〜ト、□、のデータが第６１〜第６４ワードの位置へシ
フト移動する。Ｃレジスタ用クロックとしてＣに３′を
用いた場合には、この第２期間の最初の４クロツクによ
り、ａ−６４〜ａ−６，の４個のデータを、ＣＲ３を使
用した前述の場合と同様にＣレジスタ２２にとり込むこ
とが可能である。

以上の動作終了後、次回の演算スタートまでの間に、Ｃ
レジスタ２２内の４個のデータａ−６４〜ａ−６１は、
ＣＨ２により、２７の並列転送手段を経由して、Ｂレジ
スタ２３の第６１〜第６４ワードへ送り込まれ、ａ−＋
□６〜ａ−＋□４のデータを書き換える。即ち、Ｃレジ
スタ２２の第４．第３．第２．第１の各ワードから、各
々、Ｂレジスタ２３の第６１．第６２．第６３゜第６４
の各ワード位置へと、以後のデータシフト方向が逆転す
るように書換え転送を行う。次に、この第２期間の終了
直前の、ＣＫＩがＬｏｗになった期間、即ち、２０のシ
フトレジスタに新たなる４ケのデータａ、〜ａ０が、そ
の第１〜第４ワードのスレーブ側に貯えられている時に
、２６の並列転送手段がＣＲ５のクロックにより、ａ、
〜ａｏのデータをＡレジスタ２１の第１〜第４のワード
位置に転送し、データ書換えを行う。

以上の一連の１演算周期動作により、ａ−＋〜ａ−＋□
６のデータを用いた演算を行い、次回演算の為の新たな
データ・セットとして、Ａレジスタ２１の第１〜第６４
のワード位置にａ３〜ａｏ、　ａ−〜ａ−ａ。

のデータをＢレジスタ２３の第１〜第６４のワード位置
に、ａ−＋　２４〜ａ−６，のデータを記憶し直すこと
ができ、次回サイクルの演算用データ準備が完了する。

以上の動作を次々に繰り返すことにより、前段加算方式
を用いた１乗累算回数の少ないディジタルフィルタが実
現される。

尚、上記の実施例においては、１ワードのデータ単位を
一例として１６ビツトとしたが、これは何ビットの場合
でも同じで、基本的には１ビット単位以上のすべての場
合に適用し得る。

第３図は第２の実施例としてのオーディオ分野等におい
て用いる２チヤンネル用デイジタルフイルターの例を示
す。

４０と４１は、上記第１図および第２図に示した実施例
における各構成要素２０〜２７と同じ構成のデータ記憶
部であり、各々をＬｅｆｔ、　Ｒｉｇｈｔの各チャンネ
ル用とする。４２のコントロール部からは、Ｌｅｆｔチ
ャンネル用のデータ記憶部４０へＣＫＩＬ〜Ｃに６Ｌ（
ＣＫＩ〜ＣＫ６と同じ）を、同Ｒｉｇｈｔチャンネル用
データ記憶部４１へはＣＫＩＲ〜ＣＫ６Ｒ（ＣＫ　ｌ−
ＣＫ６と同じ）を供給するが、Ｒｉｇｈｔチャンネルの
演算周期はＬｅｆｔチャンネルの演算周期に対して１８
０度位相を遅らしており、そのコントロール状態を、第
４図に示す（詳細説明は後述）。

第３図において、データ記憶部４０および４１からのデ
ータライン５１．５２および５３．５４は上記実施例の
データライン２８．２９と同様である。４４と４５は、
選択手段であり、コントロール部４２からのクロックＣ
Ｋ７がＨｉｇｈの時にはＬｅｆｔ側データ出カライン５
１、５２を５５と５６の演算部（４６）用データ入力ラ
インに接続し、ＬｏｗのときにはＲｉｇｈｔ側のデータ
ライン５３．５４をデータ入力ライン５５．５６に接続
する。

４６の演算部は、上記実施例（第１図）の前段加算器３
２と乗算器３３と累算器３４を含み、データ入力ライン
５５と５６から来るデータに対して、下記ｂＪ　Ｌ＝Σ
　（ａ−ｔＬ＋ａ（−＋ａｏ＊Ｂ、　Ｌ　）　　’　Ｗ
ｉｂｊ、Ｉ＋”Σ（ａ−ｔ、　＊＋ａ（−＋ｉｔ＋＋Ｂ
、　Ｒ）　　”　Ｗｉの演算を行い、ｔｌｊ、　Ｌ＋　
ｂ、、１１を交互に出力する。

前述の１チヤンネルのみの実施例においては、演算部は
第１期間にて６４回の加算と乗累算を行い、第２期間で
は休止していたが、第３図に示す演算部４６は、ｂ４．
　Ｌ演算周期の第１期間においてはＬｅｆｔチャンネル
の演算を行い、同Ｊ、＋、演算周期の第２期間において
は、（即ち、ｂＪ、ｌの第１期間でもある）　、　Ｒｉ
ｇｈｔチャンネルの演算を行う。従って、４６の演算部
は、両チャンネルの演算を、休止期間をとりことな（、
交互に効率的にタイム・シェアして行うことができる。

第３図中、Ｒｉｇｈｔチャンネル側の入力データライン
４９．５０中に入れた４３のシフトレジスタは、ｙ／２
　＝２（ｙ；４）ワードより成るもので、両チャンネル
間の位相差を補正する為のものである。即ち、第４図か
ら見れば、Ｒｉｇｈｔ側の演算時期が、Ｌｅｆｔ側に比
べてＨＴｊ　（１８０度）遅れていることにより、演算
に使用されるデータａ＋、Ｒは、シフトレジスタ４３を
用いない場合には、ａｒＬに比べてｙ／２＝２ワード分
の時間ずれを持ってしまう。この時間ずれは、丁度、Ｃ
Ｋ７の１８０度の位相ずれのように見え、特にオーディ
オ用途では好ましくない。従って、シフトレジスタ４３
により、Ｒｉｇｈｔ側のデータ記憶部４１へのデータ入
力をｙ／２・２ワ一ド分だけ遅らせ、演算部４６が実際
に演算を行う為のデータのａｔ、Ｌとａｔ、　Ｒとを、
同時サンプリングデータとして処理することにより、出
力されるす、、　Ｌとす、、Ｒが同時サンプリングデー
タとなるように調整したものである。

なお、３チャンネル以上の場合にも同様の効果が得られ
る。例えば３チヤンネルの場合にはｙ／３ワード、　２
ｙ／３ワードのシフトレジスタを用いればよい。

［発明の効果］ 本発明によれば、複数チャンネルの入力データを小面積
で効率的に処理できるＦＩＲ型ディジタル・フィルタを
実現できる。

【図面の簡単な説明】

第１図は、本発明を、単一の乗累算器を用いたディジタ
ルフィルタの実現に適用した実施例を示すブロック図、 第２図は、第１図に示す一実施例に適用した各コントロ
ール・クロック信号のタイミングの一例を示す図、 第３図は、本発明を用いて、単一の乗累算をタイムシェ
ア使用して２チヤンネル用のディジタルフィルタを実現
した場合の実施例を示すブロック図、 第４図は同実施例におけるタイミング図、第５図は実際
のディジタル・デシメーション・フィルタの構成を示す
為のブロック図、第６図と第７図は従来技術によりディ
ジタル・フィルタの構成を示すものであって、 第６図は前段加算を用いず、ｎ−ｆ１回の乗累算を行う
場合のブロック図、 第７図はｎ／２ワードの可逆シフトレジスタを用いて前
段加算を行い、ｎ／２・ｆ、回の乗累算ですむ場合のブ
ロック図である。 １．４０．４１・・・入力データ記憶部、２．１２．１
８，３１．４７・・・係数データ記憶部、４．３６．４
２・・・コントロール部、３．１１．１９・・・乗累算
器、 ５．３３・・・乗算器、 ６．３４・・・累算器、 １７、３２・・・前段加算器、 ７．３５・・・出力レジスタ、 ８．１３．２０・・・ｙワードまたはｙピッデータレジ
スタ、 ９・・・ｎワードのシフトレジスタ、 １０．１６，４４．４５・・・選択手段、１４・・・ｎ
／２ワードの一方向シフトレジスタ、トの入力 １５・＝ｎ／２ワードの可逆シフトレジスタ、２１・・
・Ａシフトレジスタ、 ２３・・・Ｂシフトレジスタ、 ２２・・・ｙワードの方向転換用シフトレジスタ、 ２６・・・並列書換転送手段 ２７・・・方向転換用並列書換転送手段、２４、２５．
２８．２９．３０．３７．３８．３９．４８〜５９・・
・データライン、 ＣＫＩ〜ＣＫ７．ＣＫＩＬ〜ＣＫ６Ｌ、ＣＫＩＲ−Ｃ：
に６Ｒ・・・コントロール信号、 ４３・・・チャンネル間位相調整用シフトレジスタ。 第 図 第 ２ 図 第 図 Ｋ７ 第 図 テ′イジクル入カイ占号 第 図

Claims (1)

1. 【特許請求の範囲】 １）入力データのセットおよび出力を交互に行なう複数
   の入力データ記憶部と、 入力データをディジタル・フィルタ演算する演算部と、 前記複数の入力データ記憶部の各々から巡回的に入力デ
   ータをとり出して前記演算部に供給する選択手段とを具
   えたことを特徴とするディジタル・フィルタ。