JPH03230230A - Internal abnormality detection system - Google Patents
Internal abnormality detection systemInfo
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- JPH03230230A JPH03230230A JP2026327A JP2632790A JPH03230230A JP H03230230 A JPH03230230 A JP H03230230A JP 2026327 A JP2026327 A JP 2026327A JP 2632790 A JP2632790 A JP 2632790A JP H03230230 A JPH03230230 A JP H03230230A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
［概要］
複数のＬＳＩを搭載したプリント基板の内部異常検出方
式に関し、
異常箇所を判別して、早急に内部異常に対処することが
可能な内部異常検出方式を提供することを目的とし、
プリント基板内に複数のＬＳＩを有し、各ＬＳＩ内にア
ドレスバスに接続される複数のノ（ツクと、前記アドレ
スバスのパリティエラーを検出するノクリティチェック
回路と、該パリティチェック回路の出力が入力するとと
もに各バンクをそれぞれ起動させる各起動信号が入力す
る内部故障フラグを有する内部故障レジスタを備え、
前記バンクのうちの１つに対する起動信号により前記各
内部故障レジスタを同時に作動させるように構成した。[Detailed Description of the Invention] [Summary] An internal abnormality detection method for a printed circuit board equipped with a plurality of LSIs is provided, in which an abnormality can be identified and the internal abnormality can be dealt with immediately. The purpose of the present invention is to have a plurality of LSIs in a printed circuit board, each LSI having a plurality of nodes connected to an address bus, a non-critity check circuit for detecting a parity error of the address bus, and a parity check circuit for detecting a parity error of the address bus. An internal fault register having an internal fault flag to which the output of the check circuit is input and each activation signal for respectively activating each bank is input, and the activation signal for one of the banks simultaneously activates each of the internal failure registers. It was configured to do so.
［産業上の利用分野］
本発明は、複数のＬＳＩを搭載したプリント基板の内部
異常検出方式に関する。[Industrial Application Field] The present invention relates to an internal abnormality detection method for a printed circuit board equipped with a plurality of LSIs.
複数のＬＳＩを有し、各ＬＳＩ内に複数のバンクを有す
るプリント基板においては、各ＬＳＩ内でパリティチェ
ックを行ない、パリティエラーを検出したときは、内部
故障フラグを立てて、以後そのＬＳＩへのアクセスを禁
止するようにしている。In a printed circuit board that has multiple LSIs and each LSI has multiple banks, a parity check is performed within each LSI, and when a parity error is detected, an internal failure flag is set and future instructions to that LSI are Access is prohibited.
しかしながら、故障箇所はＬＳＩ内部とプリント基板上
の２通りあり、プリント基板上で故障が発生した場合に
は各ＬＳＩで内部異常が検出される筈である。したがっ
て、故障箇所の判別を行なって、早急に内部故障に対処
することが望ましい。However, there are two failure locations: inside the LSI and on the printed circuit board, and if a failure occurs on the printed circuit board, an internal abnormality will be detected in each LSI. Therefore, it is desirable to identify the location of the failure and promptly deal with the internal failure.
［従来の技術］
従来の内部異常検出方式としては、例えば第３図に示す
ようなものがある。[Prior Art] As a conventional internal abnormality detection method, there is one shown in FIG. 3, for example.
第３図において、１はＭＰＵ、２はプリント基板であり
、ＭＰＵＩとプリント基板２はアクセスモードバス３お
よびアドレスバス４により接続されている。In FIG. 3, 1 is an MPU, 2 is a printed circuit board, and the MPUI and printed circuit board 2 are connected by an access mode bus 3 and an address bus 4.
プリント基板２は複数のＬＳＩ５．６を有し、ＬＳＩ５
．６は複数のバンク７〜１０と、アクセスモートハス３
Ａ〜３Ｃおよびアドレスバス４Ａ〜４Ｃとのパリティチ
ェックを行なうパリティチェック回路１１〜１４と、内
部故障フラグＥＲＦＡ、ＥＲＦ−Ｂを有する内部故障レ
ジスタ１５゜１６と、スタート信号（起動信号）０〜４
の入力によりＬＳＩ識別信号によって選択されたスター
ト信号帆 １または２，３を出力するマルチプレクサ１
７．１８と、スターＩ・信号帆 １または２゜３が入力
し、そのａカが内部故障レジスタ１５゜１６に入力する
オア回路１９．２０を有している。The printed circuit board 2 has a plurality of LSI5.6, and the LSI5.
．． 6 is a plurality of banks 7 to 10 and access mote hash 3
Parity check circuits 11 to 14 perform parity checks with A to 3C and address buses 4A to 4C, internal failure registers 15 to 16 having internal failure flags ERFA and ERF-B, and start signals (activation signals) 0 to 4.
Multiplexer 1 outputs the start signal 1 or 2, 3 selected by the LSI identification signal by the input of
It has an OR circuit 19.20 to which 7.18 and star I/signal sail 1 or 2.3 are input, and whose a is input to an internal fault register 15.16.
ＭＰＵＩから出力されるスタート信号０〜３は各バンク
７〜１０にアクセス起動をかける信号であり、スタート
信号０〜３のいずれかかアサートされたタイミングでア
クセスモードバス３およびアドレスバス４が有効となり
、アクセスモードおよびアドレスがパリティ付きでプリ
ント基板２に転送される。このとき、ＭＰＵＩはスター
ト信号０〜３のいずれかがアサートされたタイミングで
パリティをチエツクし、パリティエラーを検出したら、
アドレスパリティエラー信号ＡＤＰＥをプリント基板２
に送出する。Start signals 0 to 3 output from the MPUI are signals that activate access to each bank 7 to 10, and access mode bus 3 and address bus 4 are enabled at the timing when any of start signals 0 to 3 is asserted. , access mode and address are transferred to the printed circuit board 2 with parity. At this time, the MPUI checks the parity at the timing when any of the start signals 0 to 3 is asserted, and if a parity error is detected,
Address parity error signal ADPE to printed circuit board 2
Send to.
スタート信号Ｏ〜４はＬＳＩ５とＬＳＩ６の両方に供給
され、ＬＳＩ５においてはＬＳＩ識別信号によりマルチ
プレクサ１７からスタート信号０゜１が出力され、ＬＳ
Ｉ６においてはＬＳＩ識別信号によりマルチプレクサ１
８からスタート信号２゜３が出力される。スタート信号
０．１によりバンク７．８が動作し、スタート信号２，
３によりバンク９．１０が動作する。Start signals O to 4 are supplied to both LSI5 and LSI6, and in LSI5, a start signal 0°1 is output from multiplexer 17 according to the LSI identification signal, and LSI
In I6, multiplexer 1 is selected by the LSI identification signal.
A start signal 2°3 is output from 8. Bank 7.8 operates with start signal 0.1, and start signal 2,
3, banks 9.10 operate.
また、スタート信号０，１はオア回路１９を介して内部
故障レジスタ１５にも入力し、パリティチェック回路１
１．１２でパリティエラーを検出したときは、内部故障
レジスタ１５は内部故障フラグＥＲＦ−Ａを立てる。こ
れにより、バンク７゜８か動作不可となる。同様にスタ
ート信号２．３はオア回路２０を介して内部故障レジス
タ１６にも入力し、パリティチェック回路１３．１４で
パリティエラーを検出したとき、内部故障レジスタ１６
は内部故障フラグＥＲＦ−Ｂを立てる。これにより、バ
ンク９．１０か動作不可となる。The start signals 0 and 1 are also input to the internal fault register 15 via the OR circuit 19, and the parity check circuit 1
When a parity error is detected in step 1.12, the internal fault register 15 sets an internal fault flag ERF-A. As a result, bank 7°8 becomes inoperable. Similarly, the start signal 2.3 is also input to the internal fault register 16 via the OR circuit 20, and when the parity check circuit 13.14 detects a parity error, the internal fault register 16
sets the internal failure flag ERF-B. As a result, banks 9 and 10 become inoperable.
Ｍ Ｐ Ｕ １よりスタート信号０または１が８カされ
たとき、ＬＳＩ６のパリティチェック回路１３゜１４で
パリティエラーを検出しても、アクセスがないので内部
故障レジスタ１６は内部故障フラグＥＲＦ−Ｂを立てな
い。同様に、ＭＰＵＩよりスタート信号２または３が出
力されたとき、ＬＳＩ５のパリティチェック回路１１．
１２でパリティエラーを検出しても、アクセスがないの
で内部故障レジスタ１５は内部故障フラグＥＲＦ−Ａを
立てない。When the start signal 0 or 1 is output 8 times from MPU 1, even if a parity error is detected by the parity check circuits 13 and 14 of the LSI 6, there is no access, so the internal failure register 16 sets the internal failure flag ERF-B. can not stand. Similarly, when the start signal 2 or 3 is output from the MPUI, the parity check circuit 11 of the LSI 5.
Even if a parity error is detected in step 12, the internal failure register 15 does not set the internal failure flag ERF-A because there is no access.
［発明が解決しようとする課題］
ところで、パリティチェック回路１１−〜１４で検出さ
れる故障箇所はＬＳＩ５．６の内部とプリント基板２上
との２通りがあり、プリント基板２上で故障が発生した
場合には、ＬＳＩ５とＬＳＩ６で内部異常が検出される
筈である。[Problems to be Solved by the Invention] By the way, there are two failure locations detected by the parity check circuits 11 to 14: inside the LSI 5.6 and on the printed circuit board 2. In this case, an internal abnormality should be detected in LSI5 and LSI6.
しかしながら、従来の内部異常検出方式にあっては、Ｌ
ＳＩ５ヘアクセスしたとき、プリント基板２上の故障が
発生したときは、パリティチェック回路１１．１２はパ
リティエラーを検出して、内部故障レジスタ１５は内部
故障フラグＥＲＦＡを立てるが、ＬＳＩ６ではパリティ
チェック回路１３．１４はパリティエラーを検出しても
ＬＳＩ６へはアクセスがないため、内部故障レジスタ１
６は内部故障フラグＥＲＦ−Ｂを立てないため、ＬＳＩ
６へのアクセスは禁止されず、ＬＳＩ６へのアクセスが
行なわれてしまう。その結果、早急に内部異常に対処す
ることができないという問題点があった。However, in the conventional internal abnormality detection method, L
When accessing SI5, if a failure occurs on the printed circuit board 2, the parity check circuits 11 and 12 detect a parity error, and the internal failure register 15 sets an internal failure flag ERFA, but in LSI6, the parity check circuit 13. In 14, even if a parity error is detected, there is no access to LSI6, so internal failure register 1
6 does not set the internal failure flag ERF-B, so the LSI
Access to LSI 6 is not prohibited, and access to LSI 6 is performed. As a result, there was a problem in that internal abnormalities could not be dealt with promptly.
本発明はこのような従来の問題点に鑑みてなされたもの
であって、異常箇所を判別して、早急に内部異常に対処
することが可能な内部異常検出方式を提供することを目
的としている。The present invention has been made in view of these conventional problems, and it is an object of the present invention to provide an internal abnormality detection method that can identify abnormal locations and promptly deal with internal abnormalities. .
［課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means to solve the problem] FIG. 1 is a diagram explaining the principle of the present invention.
第１図において、２はシリンド基板、５，６はプリント
基板２内に設けられた複数のＬＳＩ、７〜１０は各ＬＳ
Ｉ５．６内に設けられアドレスバス４Ａ〜４Ｃに接続さ
れる複数のバンク、１２゜１４は前記アドレスバス４Ａ
〜４Ｃのパリティエラーを検出するパリティチェック回
路、１５，１６は該パリティチェック回路１２．１４の
出力が入力するとともに各バンク７〜１０をそれぞれ起
動させる各起動信号０〜４が入力する内部故障フラグＥ
ＲＦ−Ａ、ＥＲＦ−Ｂを有する内部故障レジスタである
。In FIG. 1, 2 is a cylinder board, 5 and 6 are a plurality of LSIs provided in the printed circuit board 2, and 7 to 10 are each LS
A plurality of banks provided in I5.6 and connected to address buses 4A to 4C, 12.14 are connected to the address bus 4A.
A parity check circuit for detecting a parity error of ~4C; 15 and 16 are internal failure flags to which the outputs of the parity check circuits 12 and 14 are input, as well as activation signals 0 to 4 that activate each bank 7 to 10, respectively; E
This is an internal fault register having RF-A and ERF-B.
［作用］
本発明においては、起動信号０〜３のうちのいずれか１
つがバンク７〜１０のうちの１つを起動するとき、その
起動信号により各内部故障レジスタ１５．１６が同時に
作動する。[Operation] In the present invention, any one of the activation signals 0 to 3
When a bank activates one of banks 7-10, its activation signal activates each internal fault register 15, 16 simultaneously.
したがって、内部故障レジスタ１５．１６の内部故障フ
ラグＥＲＦ−Ａ、ＥＲＦ−Ｂのオン、オフにより、ＬＳ
Ｉ５の内部故障、ＬＳＩ６の内部故障、プリント基板２
上の故障または故障なしを判別することができる。Therefore, by turning on and off the internal failure flags ERF-A and ERF-B of the internal failure register 15.16,
Internal failure of I5, internal failure of LSI6, printed circuit board 2
It is possible to determine whether there is a failure or no failure.
したがって、例えばＬ Ｓ Ｉ 、５へアクセスしたと
き、プリント基板２上に故障が発生し、その後ＬＳＩ６
にアクセスしたときは、すでにＬＳＩ５へのアクセスで
内部故障フラグＥＲＦ−Ｂが立ってアクセス禁止となっ
ているので、ＬＳＩ６へのアクセスを回避することがで
きる、
その結果、早急に内部故障に対処することが可能となる
。Therefore, for example, when accessing LSI 5, a failure occurs on printed circuit board 2, and then LSI 6
When accessing LSI 5, the internal failure flag ERF-B has already been set and access is prohibited, so access to LSI 6 can be avoided. As a result, the internal failure can be dealt with immediately. becomes possible.
［実施例］ 以下、本発明の実施例を図面に基づいて説明する。[Example] Embodiments of the present invention will be described below based on the drawings.
第２図は本発明の一実施例を示す図である。FIG. 2 is a diagram showing an embodiment of the present invention.
なお、従来例と同一構成部分については、同一番号を付
し、詳しい説明は省略する。Note that the same components as in the conventional example are given the same numbers and detailed explanations are omitted.
第２図において、ＬＳＩ５．６内にはスタート信号０〜
３が入力するオア回路１９Ａ、２ＯＡが設けられ、オア
回路１９Ａ、２ＯＡの出力は内部故障レジスタ１５．１
６に入力する。スタート信号０〜３はマルチプレクサ１
７．１８に入力し、マルチプレクサ１７はスタート信号
０を選択して、バンク７に出力し、また、スタート信号
１を選択してバンク９に出力し、一方、マルチプレクサ
１８はスタート信号２を選択して、バンク９に出力し、
またスタート信号３を選択して、バンク１０に出力する
。In Figure 2, the LSI 5.6 contains start signals 0 to 0.
OR circuits 19A and 2OA are provided to which 3 is input, and the outputs of the OR circuits 19A and 2OA are input to the internal fault register 15.1.
Enter 6. Start signals 0 to 3 are multiplexer 1
7.18, multiplexer 17 selects start signal 0 and outputs it to bank 7, also selects start signal 1 and outputs it to bank 9, while multiplexer 18 selects start signal 2 and outputs it to bank 9. and output it to bank 9,
Also, start signal 3 is selected and output to bank 10.
今、ＭＰＵＩが例えばスタート信号０を出力すると、ス
タート信号０はＬＳＩ５．６にそれぞれ入力し、ＬＳＩ
５ではオア回路１９Ａを介して内部故障レジスタ１５に
入力するとともに、マルチプレクサ１７を経てバンク７
を駆動し、一方、ＬＳＩ６では、オア回路２ＯＡを介し
て内部故障レジスタ１６に入力するが、マルチプレクサ
１８では選択されず、バンク９，１０を駆動しない。Now, when the MPUI outputs a start signal 0, for example, the start signal 0 is input to LSI 5.6, and the LSI
5, it is input to the internal fault register 15 via the OR circuit 19A, and is also input to the bank 7 via the multiplexer 17.
On the other hand, in the LSI 6, it is input to the internal failure register 16 via the OR circuit 2OA, but it is not selected by the multiplexer 18 and does not drive banks 9 and 10.
スタート信号Ｏによりアクセスモードバス３〜３Ｃから
アクセスモードが、アドレスバス４〜４Ｃよりアドレス
が、それぞれＬＳＩ５．６に入力し、ＬＳＩ５ではパリ
ティチェック回路１１．１２がパリティチェックを行な
い、パリティエラーを検出すると、パリティエラー信号
ＡＤＰＥ−Ａを内部故障レジスタ１５に出力し、内部故
障レジスタ１５は内部故障フラグＥＲＦ−Ａを立て、方
、ＬＳＩ６ではパリティチェック回路１３，１４がパリ
ティチェックを行ない、パリティエラーを検出すると、
パリティエラー信号ＡＤＰＥ−Ｂを内部故障レジスタ１
６に出力し、内部故障レジスタ１６は内部故障フラグＥ
ＲＩＢを立てる。With the start signal O, the access mode is input from the access mode buses 3 to 3C, and the address is input from the address buses 4 to 4C to the LSI 5.6, and in the LSI 5, the parity check circuits 11 and 12 perform a parity check and detect a parity error. Then, the parity error signal ADPE-A is output to the internal fault register 15, and the internal fault register 15 sets the internal fault flag ERF-A.Meanwhile, in the LSI 6, the parity check circuits 13 and 14 perform a parity check to detect a parity error. When detected,
Parity error signal ADPE-B is sent to internal fault register 1.
6, and the internal fault register 16 outputs the internal fault flag E.
Set up RIB.
この場合には、ＭＰＵＩからのパリティエラー信号ＡＤ
ＰＥがないときは、故障の箇所はプリ刈・基板２上にあ
ると判別される。In this case, the parity error signal AD from MPUI is
When there is no PE, it is determined that the failure location is on the pre-cut board 2.
また、内部故障レジスタ１５が内部故障フラグＥＲＦ−
Ａを立て、内部故障レジスタ１６が内部故障フラグＥＲ
Ｆ−Ｂを立てないときは、故障の箇所はＬＳＩ５にある
と判別される。Also, the internal failure register 15 is set to the internal failure flag ERF-.
A is set, and the internal fault register 16 sets the internal fault flag ER.
When F-B is not set up, it is determined that the failure location is in LSI5.
また、内部故障レジスタ１５が内部故障フラグＥＲＦ−
Ａを立てないで、内部故障レジスタ１６が内部故障フラ
グＥＲＦ−Ｂを立てるときは、故障の箇所はＬＳＩ６に
あると判別される。Also, the internal failure register 15 is set to the internal failure flag ERF-.
When the internal fault register 16 sets the internal fault flag ERF-B without setting A, it is determined that the fault is in the LSI 6.
また、内部故障レジスタ１５が内部故障フラグＥＲＦ−
Ａを立てないで、内部故障レジスタ１６も内部故障フラ
グＥＲＦ−Ｂを立てないときは、故障の発生はないと判
別される。Also, the internal failure register 15 is set to the internal failure flag ERF-.
If A is not set and the internal fault register 16 also does not set the internal fault flag ERF-B, it is determined that no fault has occurred.
なお、ＭＰＵ１がパリティエラー信号ＡＤＰＥを出力す
るとき、故障の箇所はアドレスバス４またはアクセスモ
ードバス３である。Note that when the MPU 1 outputs the parity error signal ADPE, the location of the failure is the address bus 4 or the access mode bus 3.
したがって、ＬＳＩ５にアクセスしたときプリント基板
２上に故障が発生して、その後ＬＳＩ６にアクセスした
ときは、すでにＬＳＩ５へのアクセスで内部故障レジス
タ１６の内部故障フラグＥＲＦ−Ｂが立ち、アクセス禁
止になっているので、ＬＳＩ６に対するアクセスを回避
することができる。このような場合には早急に内部異常
に対処することが可能となる。Therefore, if a failure occurs on the printed circuit board 2 when accessing LSI 5, and then accessing LSI 6, the internal failure flag ERF-B of the internal failure register 16 has already been set by accessing LSI 5, and access is prohibited. Therefore, access to the LSI 6 can be avoided. In such a case, it becomes possible to promptly deal with the internal abnormality.
［発明の効果］
以上説明してきたように、バンクのうちのいずれか１つ
に対するアクセスにより、そのバンク以外の他のＬＳＩ
では内部故障を判別することができるので、
早急に内部異常に対処することが可能
となる。[Effects of the Invention] As explained above, access to any one of the banks causes access to other LSIs other than that bank.
Since it is possible to identify internal failures, it is possible to promptly deal with internal abnormalities.
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す図、
第３図は従来例を示す図である。
図中、
１・・・ＭＰＵ。
２・・・プリント基板、
３．３Ａ〜３Ｃ・・・アクセスモードバス・、４．４Ａ
〜４Ｃ・・・アドレスバス、
５．６・・・ＬＳＩ。
７〜１０・・・バンク、
１１〜１４・・・パリティチェック回路、１５．１６・
・・内部故障レジスタ、
１７．１８・・・マルチプレクサ、
１９Ａ、２ＯＡ・・・オア回路。FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing a conventional example. In the figure, 1...MPU. 2...Printed circuit board, 3.3A~3C...Access mode bus, 4.4A
~4C...address bus, 5.6...LSI. 7-10... Bank, 11-14... Parity check circuit, 15.16.
...Internal failure register, 17.18...Multiplexer, 19A, 2OA...OR circuit.
Claims (1)
有し、各ＬＳＩ（５）、（６）内にアドレスバス（４Ａ
〜４Ｃ）に接続される複数のバンク（７〜１０）と、前
記アドレスバス（４Ａ〜４Ｃ）のパリテイエラーを検出
するパリテイチェック回路（１２）、（１４）と、該パ
リテイチェック回路（１２）、（１４）の出力が入力す
るとともに各バンク（７〜１０）をそれぞれ起動させる
各起動信号（０〜３）が入力する内部故障フラグ（ＥＲ
Ｆ−Ａ）、（ＥＲＦ−Ｂ）を有する内部故障レジスタ（
１５）、（１６）を備え、 前記バンク（７〜１０）のうちの１つに対する起動信号
（０〜３）により前記各内部故障レジスタ（１５）、（
１６）を同時に作動させるようにしたことを特徴とする
内部異常検出方式。[Claims] The printed circuit board (2) includes a plurality of LSIs (5) and (6), and each LSI (5) and (6) includes an address bus (4A
-4C), a plurality of banks (7-10) connected to the address buses (4A-4C), parity check circuits (12) and (14) that detect parity errors in the address buses (4A-4C), and the parity check circuit. The outputs of (12) and (14) are input, and the internal failure flag (ER
Internal fault register (F-A), (ERF-B) with
15), (16), each of the internal fault registers (15), (
16) is activated simultaneously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026327A JP2673027B2 (en) | 1990-02-06 | 1990-02-06 | Internal abnormality detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026327A JP2673027B2 (en) | 1990-02-06 | 1990-02-06 | Internal abnormality detection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230230A true JPH03230230A (en) | 1991-10-14 |
| JP2673027B2 JP2673027B2 (en) | 1997-11-05 |
Family
ID=12190324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026327A Expired - Fee Related JP2673027B2 (en) | 1990-02-06 | 1990-02-06 | Internal abnormality detection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2673027B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109949A (en) * | 1981-12-23 | 1983-06-30 | Hitachi Ltd | Error information display method |
-
1990
- 1990-02-06 JP JP2026327A patent/JP2673027B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109949A (en) * | 1981-12-23 | 1983-06-30 | Hitachi Ltd | Error information display method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2673027B2 (en) | 1997-11-05 |
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