JPH03230252A - multiprocessor system - Google Patents
multiprocessor systemInfo
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- JPH03230252A JPH03230252A JP2026466A JP2646690A JPH03230252A JP H03230252 A JPH03230252 A JP H03230252A JP 2026466 A JP2026466 A JP 2026466A JP 2646690 A JP2646690 A JP 2646690A JP H03230252 A JPH03230252 A JP H03230252A
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- processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のプロセッサを２次元状に並べたマル
チプロセッサシステムに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiprocessor system in which a plurality of processors are arranged two-dimensionally.
従来のマルチプロセッサシステムを図面を参照して説明
する。第３閏は８×８個のプロセッサからなる２次元メ
ツシュ構成の従来のマルチプロセッサシステムの構成図
である。A conventional multiprocessor system will be explained with reference to the drawings. The third leap is a configuration diagram of a conventional multiprocessor system having a two-dimensional mesh configuration consisting of 8×8 processors.
第３図において、６４個のプロセッサ１〜６４に、物理
的配置に従って順に（０，Ｏ）、 （０゜１）、
（０，２）、・・・、 （０，７）、 （１、Ｏ）
。In FIG. 3, 64 processors 1 to 64 are arranged in order according to their physical arrangement: (0, O), (0°1),
(0,2),..., (0,7), (1,O)
.
・・・、 （７，６）、 （７，７）と番号を付け
ることにする。このようにすると、番号（ｉ、ｊ）のプ
ロセッサから番号（ｋ、ｍ）のプロセッサへ信号を送る
場合、まず、番号（ｉ、ｊ）のプロセッサから番号（ｉ
、ｍ）のプロセッサへ信号を送り、つぎに、番号（ｉ、
ｍ）のプロセッサから番号（ｋ、ｍ）のプロセッサへ信
号を送る。したがって、このような２次元メツシュ構成
を採用すると、任意プロセッサ間の転送が比較的簡単な
アルゴリズムで実現できる。..., (7, 6), (7, 7). In this way, when sending a signal from the processor numbered (i, j) to the processor numbered (k, m), the processor numbered (i, j) first sends a signal to the numbered processor numbered (i,
, m), which then sends a signal to the processor with number (i,
A signal is sent from processor m) to processor number (k, m). Therefore, if such a two-dimensional mesh configuration is adopted, transfer between arbitrary processors can be realized using a relatively simple algorithm.
第３図に示した従来例では、番号（０，０）のプロセッ
サｌと番号（０，１）のプロセッサ２との間や番号（０
，０）のプロセッサ１と番号（１０）のプロセッサ９と
の間は、プロセッサ間距離が１単位長であるが、番号（
０，０）のブロモ。In the conventional example shown in FIG.
The inter-processor distance between processor 1 with number ( , 0) and processor 9 with number (10) is 1 unit length, but the distance between processors with number (
0,0) bromo.
す１と番号（０，７）のプロセッサ８との間や番号（０
，０）のプロセッサ１と番号（７，０）のプロセッサ５
７との間は、プロセッサ間距離が７単位長である。この
ため、接続するプロセッサの組のプロセッサ間距離に相
応して接続のための配線長が異なり、実装時の設計は複
雑となる。つまり、プロセッサ間距離の１単位長を１０
０〔例えば、番号（０，０）のプロセッサ１と番号（０
１）のプロセッサ２との距離〕とし、配線遅延を１００
口で７ ｎ５ｅｃとすると、番号（０，Ｏ）のプロセッ
サ１と番号（０，１）のプロセッサ２との間は０．７
ｎ５ｅｃで設計し、番号（０，０）のプロセッサ１と番
号（０，７）のプロセッサ８との間は４、９ ｎ５ｅｃ
で設計しなければならない。between processor 1 and processor 8 with number (0, 7), or between processor 8 with number (0, 7)
, 0) and processor 5 with number (7, 0).
7, the inter-processor distance is 7 units long. Therefore, the wiring length for connection varies depending on the distance between the processors in the set of connected processors, making the design at the time of implementation complicated. In other words, one unit length of the distance between processors is 10
0 [For example, processor 1 with number (0,0) and processor 1 with number (0,0)
1)] and the wiring delay is 100.
If we say 7 n5ec, the distance between processor 1 with number (0, O) and processor 2 with number (0, 1) is 0.7
Designed with n5ec, there are 4,9 n5ec between processor 1 with number (0,0) and processor 8 with number (0,7)
must be designed.
また、プロセッサの総数が増えると、この差も広がり、
あまり多くのプロセッサを高速に動作させるように設計
することができなくなる。Also, as the total number of processors increases, this difference widens,
It becomes impossible to design too many processors to operate at high speed.
以上のように、従来のマルチプロセンサシステムでは、
プロセッサ間距離の差が大きく、高速動作を行うための
設計が難しい。As mentioned above, in the conventional multi-pro sensor system,
The difference in distance between processors is large, making it difficult to design for high-speed operation.
この発明の目的は、プロセッサ総数にかかわらず、プロ
セッサ間距離の差を小さくし、高速動作をさせるための
設計を容易に行うことができるマルチプロセッサシステ
ムを提供することである。An object of the present invention is to provide a multiprocessor system that can easily be designed for high-speed operation by reducing the difference in distance between processors, regardless of the total number of processors.
この発明のマルチプロセッサシステムは、演算を行う演
算部と他のプロセッサとの接続を行う接続部を少なくと
も４個有する２ＭＸ２Ｎ個のプロセッサを、一辺が２Ｍ
個、他辺が２Ｎ個の２次元状に並べ、
２ＭＸ２Ｎ個のプロセッサの番号を（ｉ、ｊ）〔ただし
、０≦ｉ≦２Ｍ−１、０≦ｊ≦２ Ｎ −１）、。The multiprocessor system of the present invention has 2MX2N processors each having 2Mx2N processors each having at least 4 arithmetic units that perform arithmetic operations and connection units that connect to other processors.
and 2N processors on the other side, and the numbers of 2MX2N processors are (i, j) [where 0≦i≦2M−1, 0≦j≦2 N −1].
としたとき、
番号（ｉ、 ｊ）のプロセッサと番号（ｉ；’ｊ＋２
）〔ただし、０≦Ｊ≦２Ｎ−ａ）のブロモ・ンサとを接
続し、
番号（ｉ、 ｊ）のプロセッサと番号（ｉ＋２ｊ）［
ただし、０≦１≦２Ｍ−３〕のプロセッサとを接続し、
ｉ＝ｏもしくはｉ＝１もしくはｉ＝２Ｍ−２もしくはｉ
−２Ｍ −１のとき、番号（ｉ、ｊ）のプロセッサと
番号（ｔ、ｊ＋１） Ｃただし、ｊは偶数〕のプロセ
ッサとを接続し、
ｊ＝ｏもしくはｊ＝１もしくはｊ＝２Ｎ−２もしくはｊ
＝２Ｎ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（Ｈ＋１．ｊ）〔ただし、ｉは偶数〕のプロセッサとを
接続している。Then, the processor with number (i, j) and the processor with number (i;'j+2
) [where 0≦J≦2N-a) is connected to the processor numbered (i, j) and the processor numbered (i+2j)[
However, when connecting a processor with 0≦1≦2M-3], i=o or i=1 or i=2M-2 or i
-2M -1, connect the processor numbered (i, j) and the processor numbered (t, j+1) (where j is an even number), and if j=o or j=1 or j=2N-2 or j
=2N-1, the processor numbered (i, j) and the processor numbered (H+1.j) [where i is an even number] are connected.
なお、上記におけるプロセッサの番号は後述する実施例
における物理番号に対応する。Note that the processor numbers in the above correspond to physical numbers in the embodiments described later.
この発明の構成によれば、上述の構成により、相互に配
線を行う必要があるブロモ・７す間距離がすべて１もし
くは２となり、比較的その差は小さいので、高速動作を
させるための設計が容易になる。According to the configuration of the present invention, with the above-described configuration, the distances between the bromo and the 7 that need to be interconnected are all 1 or 2, and the difference is relatively small, so it is difficult to design for high-speed operation. becomes easier.
また、プロセッサの番号付けを従来とは別のもの（実施
例でいう論理番号）を用いることにより、従来と同様の
マルチプロセッサ構成を採用することが可能で、従来の
プログラム／アルゴリズムの使用が可能となる。In addition, by using a different numbering system for processors (logical numbers in the example), it is possible to adopt the same multiprocessor configuration as before, and it is possible to use conventional programs/algorithms. becomes.
この発明の一実施例を図面を参照して説明する。 An embodiment of the invention will be described with reference to the drawings.
第１図は８×８個のプロセッサからなるこの発明の一実
施例のマルチプロセッサシステムの構成図であり、第２
図は前記第１図のマルチブロセソサシステムの各プロセ
ッサ１〜６４に論理番号を付けた状態の構成図である。FIG. 1 is a block diagram of a multiprocessor system according to an embodiment of the present invention consisting of 8×8 processors.
This figure is a block diagram of the multi-processor system shown in FIG. 1, with logical numbers assigned to each of the processors 1 to 64.
この発明の実施例のマルチプロセッサシステムでは、各
プロセッサが演算を行う演算部と他のプロセッサとの接
続を行う４個の接続部を有する。In the multiprocessor system according to the embodiment of the present invention, each processor has an arithmetic unit that performs arithmetic operations and four connection units that connect it to other processors.
そして、その接続はつぎのようになる。まず、プロセッ
サの番号を、従来例と同しように付ける。And the connection is as follows. First, the processors are numbered in the same way as in the conventional example.
すなわち、プロセッサ１〜６４を、その物理的な並びに
対応して（０，０）、 （０，１）、・・・（７，７
）と番号を付ける〔これを物理番号と呼ぶ〕。この物理
番号（ｉ、ｊ）〔ただし、０≦ｉ≦７．０≦ｊ≦７〕に
対し、
［タイプＡ］
物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ、
ｊ＋２）のプロセッサ
〔ただし、０≦ｊ≦５〕、
物理番号（ｔ、 ｊ）のプロセッサと物理番号（ｉ＋
２．ｊ）のプロセッサ
〔ただし、０≦ｉ≦５〕、
［タイプＢ］
物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｔ、
ｊ＋１）のブロモ・ノサ〔ただし、ｊが偶数、
ｉ＝０．１．６．７ 〕、
物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ＋
１．ｊ）のプロセッサ
〔ただし、ｉが偶数、
ｊ＝０．１、６．７〕、
が各々相互に接続されるように配線を行う。That is, the processors 1 to 64 are arranged as (0, 0), (0, 1), ... (7, 7) corresponding to their physical arrangement.
) and a number [this is called a physical number]. For this physical number (i, j) [however, 0≦i≦7.0≦j≦7], [Type A] processor with physical number (i, j) and physical number (i,
j+2) [however, 0≦j≦5], the processor with physical number (t, j) and the processor with physical number (i+
2. j) processor [however, 0≦i≦5], [Type B] processor with physical number (i, j) and physical number (t,
j+1) [where j is an even number, i=0.1.6.7], the processor with physical number (i, j) and the processor with physical number (i+
1. Wiring is performed so that the processors j) [where i is an even number, j=0.1, 6.7] are connected to each other.
このようにすると、配線長は、タイプへのプロセッサ間
配線についてはブロモ・ノサ間距離（単位長）×２であ
り、タイプＢのプロセッサ間配線についてはプロセッサ
間距離（単位長）×１であり、従来大きかった配線長の
ばらつきを少なくできる。In this way, the wiring length is bromo-nosa distance (unit length) x 2 for type B inter-processor wiring, and inter-processor distance (unit length) x 1 for type B inter-processor wiring. , it is possible to reduce the variation in wiring length, which was conventionally large.
つぎに、上記物理番号（＋、ｊ）に加えて、各プロセッ
サ１〜６４の論理番号（１、Ｊ）を次のように定義する
。Next, in addition to the above physical numbers (+, j), the logical numbers (1, J) of each processor 1 to 64 are defined as follows.
１） ０≦Ｉ≦３，０≦Ｊ≦３
（ｉ、ｊ）＝ （２１、２Ｊ）
２） ０≦■≦３．４≦Ｊ≦７
（ｉ、 ｊ）＝ （２１＋１． １４−２Ｊ）３〕
４≦ Ｉ ≦７、０≦Ｊ≦３（ｉ、 ｊ）＝
（１４−２１、２Ｊ＋１１１４） ４≦１≦７．４
≦Ｊ≦７
（ｉ、 ｊ） −（１５−２１、１５−２Ｊ）この
ように定義すると、例えば、論理番号（５６）のプロセ
ッサは、５＝１５−２Ｘ５．３＝１５−２Ｘ６であるの
で、物理番号（５，３〕のプロセッサに対応する（第２
図参照）。1) 0≦I≦3, 0≦J≦3 (i, j) = (21, 2J) 2) 0≦■≦3.4≦J≦7 (i, j) = (21+1.14-2J) 3]
4≦I≦7, 0≦J≦3(i, j)=
(14-21, 2J+1114) 4≦1≦7.4
≦J≦7 (i, j) - (15-21, 15-2J) Defined in this way, for example, the processor with logical number (56) is 5 = 15-2X5.3 = 15-2X6, so , corresponding to the processor with physical number (5, 3) (second
(see figure).
したがって、２ＭＸ２Ｎのマルチプロセッサシステムに
対しては、−船釣に言えば、論理番号は、１） ０≦
■≦Ｍ−１．Ｏ≦Ｊ≦Ｎ−１（ｉ、ｊ）−（２１、２Ｊ
）
２） ０≦■≦Ｍ−１．Ｎ≦Ｊ≦２Ｎ−１（ｉ、ｊ）
＝ （２Ｉ＋１．４Ｎ−２Ｊ−２）３〕 Ｍ≦Ｉ≦２
Ｍ−１、０≦Ｊ≦Ｎ（ｉ、ｊ）＝ （４Ｍ−２１−２，
２Ｊ＋１）４） Ｍ≦Ｉ≦２Ｍ−１、Ｎ≦Ｊ≦２Ｎ−
１（ｉ、ｊ）＝ （４Ｍ−２１−１゜
４Ｎ−２Ｊ−１）
となる。Therefore, for a 2MX2N multiprocessor system - in terms of boat fishing, the logical number is 1) 0≦
■≦M-1. O≦J≦N-1(i,j)-(21,2J
) 2) 0≦■≦M-1. N≦J≦2N-1 (i, j)
= (2I+1.4N-2J-2)3] M≦I≦2
M-1, 0≦J≦N(i, j)= (4M-21-2,
2J+1)4) M≦I≦2M−1, N≦J≦2N−
1(i,j)=(4M-21-1°4N-2J-1).
以上のように、各２ＭＸ２Ｎ個のプロセッサに論理番号
（１、Ｊ）を定義すると、論理番号四Ｊ）に関して各プ
ロセッサの接続関係をみれば、従来例と同様の接続関係
となる。As described above, when logical numbers (1, J) are defined for each of 2MX2N processors, the connection relationship of each processor with respect to the logical number 4J) is similar to that of the conventional example.
例えば、論理番号（０，０）、論理番号（０１）、論理
番号（０，２）、論理番号（０，３〕論理番号（０，４
）、論理番号（０，５）、論理番号（０，６）、論理番
号（０，７）が、それぞれプロセッサ１．プロセッサ３
．プロセッサ５プロセツサ７、プロセッサ１５．プロセ
ッサ１３プロセッサ１１．プロセッサ９に対応しており
、それらが相互にループ構成しており、その順に接続さ
れている。For example, logical number (0,0), logical number (01), logical number (0,2), logical number (0,3) logical number (0,4)
), logical number (0,5), logical number (0,6), and logical number (0,7) are processor 1. processor 3
．． Processor 5 Processor 7, Processor 15. Processor 13 Processor 11. They correspond to the processors 9, and are mutually connected in a loop configuration in that order.
また、例えば、論理番号（０，０）、論理番号（１、０
）、論理番号（２，０）、論理番号（３０）、論理番号
（４，０）、論理番号（５，Ｏ）論理番号（６，０）、
論理番号（７，０）が、それぞれプロセッサ１．プロセ
ッサ１７．プロセッサ３３．プロセッサ４９．プロセッ
サ５０．１０セッサ３４．プロセッサ１８．プロセッサ
２に対応しており、同様に相互にループ構成しており、
その順に接続されている。Also, for example, logical number (0,0), logical number (1,0
), logical number (2,0), logical number (30), logical number (4,0), logical number (5,O) logical number (6,0),
Logical numbers (7, 0) are respectively processor 1. Processor 17. Processor 33. Processor 49. Processor 50.10 processor 34. Processor 18. It is compatible with processor 2, and is also configured in a mutual loop.
They are connected in that order.
このように、接続関係は、論理的には、従来例と同様に
なる。In this way, the connection relationship is logically similar to that of the conventional example.
〔発 明 の 効 果］
この発明のマルチプロセッサシステムによれば、プロセ
ッサ間の配線長のばらつきを比較的小さくできるので、
高速動作をさせるための設計が容易になる。しかも、従
来例と同様の接続関係を保つことができるので、プログ
ラム／アルゴリズムを変更することなくシステムを稼動
させることができる。[Effects of the Invention] According to the multiprocessor system of the present invention, variations in wiring length between processors can be made relatively small.
Design for high-speed operation becomes easier. Furthermore, since the same connection relationship as in the conventional example can be maintained, the system can be operated without changing the program/algorithm.
このため、配線遅延の効果も考慮する必要のあるスーパ
ーコンピュータなどの場合の最適設計を可能とする。Therefore, it is possible to carry out optimal design for supercomputers, etc., where the effect of wiring delay must also be taken into consideration.
第１図は８×８個のプロセッサからなるこの発明の一実
施例のマルチプロセッサシステムの構成図、第２図は第
１図のマルチプロセッサシステムに論理番号を付けた状
態の構成図、第３図は８×８個のプロセッサからなるマ
ルチプロセッサシステムの従来例の構成図である。
１〜６４・・・ブロセソサFIG. 1 is a block diagram of a multiprocessor system according to an embodiment of the present invention consisting of 8×8 processors, FIG. 2 is a block diagram of the multiprocessor system shown in FIG. 1 with logical numbers assigned, and FIG. The figure is a configuration diagram of a conventional example of a multiprocessor system consisting of 8×8 processors. 1-64...Brosesosa
Claims (1)
部を少なくとも４個有する２Ｍ×２Ｎ個のプロセッサを
、一辺が２Ｍ個、他辺が２Ｎ個の２次元状に並べ、 ２Ｍ×２Ｎ個のプロセッサの番号を（ｉ、ｊ）〔ただし
、０≦ｉ≦２Ｍ−１、０≦ｊ≦２Ｎ−１〕としたとき、 番号（ｉ、ｊ）のプロセッサと番号（ｉ、ｊ＋２）〔た
だし、０≦ｊ≦２Ｎ−３〕のプロセッサとを接続し、 番号（ｉ、ｊ）のプロセッサと番号（ｉ＋２、ｊ）〔た
だし、０≦ｉ≦２Ｍ−３〕のプロセッサとを接続し、 ｉ＝０もしくはｉ＝１もしくはｉ＝２Ｍ−２もしくはｉ
＝２Ｍ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（ｉ、ｊ＋１）〔ただし、ｊは偶数〕のプロセッサとを
接続し、 ｊ＝０もしくはｊ＝１もしくはｊ＝２Ｎ−２もしくはｊ
＝２Ｎ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（ｉ＋１、ｊ）〔ただし、ｉは偶数〕のプロセッサとを
接続したマルチプロセッサシステム。[Scope of Claims] 2M x 2N processors each having at least 4 connection parts for connecting an arithmetic unit that performs calculations and other processors are arranged in a two-dimensional shape with 2M processors on one side and 2N processors on the other side. When the numbers of 2M×2N processors are (i, j) [however, 0≦i≦2M-1, 0≦j≦2N-1], the processor with number (i, j) and the number ( i, j+2) [however, 0≦j≦2N-3], and connect the processor with number (i, j) and the processor with number (i+2, j) [however, 0≦i≦2M-3]. Connect i=0 or i=1 or i=2M-2 or i
= 2M-1, connect the processor numbered (i, j) and the processor numbered (i, j+1) [where j is an even number], and if j=0 or j=1 or j=2N-2 or j
= 2N-1, a multiprocessor system in which a processor numbered (i, j) and a processor numbered (i+1, j) [where i is an even number] are connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026466A JPH03230252A (en) | 1990-02-05 | 1990-02-05 | multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026466A JPH03230252A (en) | 1990-02-05 | 1990-02-05 | multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230252A true JPH03230252A (en) | 1991-10-14 |
Family
ID=12194296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026466A Pending JPH03230252A (en) | 1990-02-05 | 1990-02-05 | multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230252A (en) |
-
1990
- 1990-02-05 JP JP2026466A patent/JPH03230252A/en active Pending
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