JPH03230252A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH03230252A JPH03230252A JP2026466A JP2646690A JPH03230252A JP H03230252 A JPH03230252 A JP H03230252A JP 2026466 A JP2026466 A JP 2026466A JP 2646690 A JP2646690 A JP 2646690A JP H03230252 A JPH03230252 A JP H03230252A
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- JP
- Japan
- Prior art keywords
- processor
- processors
- logical
- numbered
- multiprocessor system
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のプロセッサを２次元状に並べたマル
チプロセッサシステムに関するものである。
チプロセッサシステムに関するものである。
従来のマルチプロセッサシステムを図面を参照して説明
する。第３閏は８×８個のプロセッサからなる２次元メ
ツシュ構成の従来のマルチプロセッサシステムの構成図
である。
する。第３閏は８×８個のプロセッサからなる２次元メ
ツシュ構成の従来のマルチプロセッサシステムの構成図
である。
第３図において、６４個のプロセッサ１〜６４に、物理
的配置に従って順に（０，Ｏ）、 （０゜１）、
（０，２）、・・・、 （０，７）、 （１、Ｏ）
。
的配置に従って順に（０，Ｏ）、 （０゜１）、
（０，２）、・・・、 （０，７）、 （１、Ｏ）
。
・・・、 （７，６）、 （７，７）と番号を付け
ることにする。このようにすると、番号（ｉ、ｊ）のプ
ロセッサから番号（ｋ、ｍ）のプロセッサへ信号を送る
場合、まず、番号（ｉ、ｊ）のプロセッサから番号（ｉ
、ｍ）のプロセッサへ信号を送り、つぎに、番号（ｉ、
ｍ）のプロセッサから番号（ｋ、ｍ）のプロセッサへ信
号を送る。したがって、このような２次元メツシュ構成
を採用すると、任意プロセッサ間の転送が比較的簡単な
アルゴリズムで実現できる。
ることにする。このようにすると、番号（ｉ、ｊ）のプ
ロセッサから番号（ｋ、ｍ）のプロセッサへ信号を送る
場合、まず、番号（ｉ、ｊ）のプロセッサから番号（ｉ
、ｍ）のプロセッサへ信号を送り、つぎに、番号（ｉ、
ｍ）のプロセッサから番号（ｋ、ｍ）のプロセッサへ信
号を送る。したがって、このような２次元メツシュ構成
を採用すると、任意プロセッサ間の転送が比較的簡単な
アルゴリズムで実現できる。
第３図に示した従来例では、番号（０，０）のプロセッ
サｌと番号（０，１）のプロセッサ２との間や番号（０
，０）のプロセッサ１と番号（１０）のプロセッサ９と
の間は、プロセッサ間距離が１単位長であるが、番号（
０，０）のブロモ。
サｌと番号（０，１）のプロセッサ２との間や番号（０
，０）のプロセッサ１と番号（１０）のプロセッサ９と
の間は、プロセッサ間距離が１単位長であるが、番号（
０，０）のブロモ。
す１と番号（０，７）のプロセッサ８との間や番号（０
，０）のプロセッサ１と番号（７，０）のプロセッサ５
７との間は、プロセッサ間距離が７単位長である。この
ため、接続するプロセッサの組のプロセッサ間距離に相
応して接続のための配線長が異なり、実装時の設計は複
雑となる。つまり、プロセッサ間距離の１単位長を１０
０〔例えば、番号（０，０）のプロセッサ１と番号（０
１）のプロセッサ２との距離〕とし、配線遅延を１００
口で７ ｎ５ｅｃとすると、番号（０，Ｏ）のプロセッ
サ１と番号（０，１）のプロセッサ２との間は０．７
ｎ５ｅｃで設計し、番号（０，０）のプロセッサ１と番
号（０，７）のプロセッサ８との間は４、９ ｎ５ｅｃ
で設計しなければならない。
，０）のプロセッサ１と番号（７，０）のプロセッサ５
７との間は、プロセッサ間距離が７単位長である。この
ため、接続するプロセッサの組のプロセッサ間距離に相
応して接続のための配線長が異なり、実装時の設計は複
雑となる。つまり、プロセッサ間距離の１単位長を１０
０〔例えば、番号（０，０）のプロセッサ１と番号（０
１）のプロセッサ２との距離〕とし、配線遅延を１００
口で７ ｎ５ｅｃとすると、番号（０，Ｏ）のプロセッ
サ１と番号（０，１）のプロセッサ２との間は０．７
ｎ５ｅｃで設計し、番号（０，０）のプロセッサ１と番
号（０，７）のプロセッサ８との間は４、９ ｎ５ｅｃ
で設計しなければならない。
また、プロセッサの総数が増えると、この差も広がり、
あまり多くのプロセッサを高速に動作させるように設計
することができなくなる。
あまり多くのプロセッサを高速に動作させるように設計
することができなくなる。
以上のように、従来のマルチプロセンサシステムでは、
プロセッサ間距離の差が大きく、高速動作を行うための
設計が難しい。
プロセッサ間距離の差が大きく、高速動作を行うための
設計が難しい。
この発明の目的は、プロセッサ総数にかかわらず、プロ
セッサ間距離の差を小さくし、高速動作をさせるための
設計を容易に行うことができるマルチプロセッサシステ
ムを提供することである。
セッサ間距離の差を小さくし、高速動作をさせるための
設計を容易に行うことができるマルチプロセッサシステ
ムを提供することである。
この発明のマルチプロセッサシステムは、演算を行う演
算部と他のプロセッサとの接続を行う接続部を少なくと
も４個有する２ＭＸ２Ｎ個のプロセッサを、一辺が２Ｍ
個、他辺が２Ｎ個の２次元状に並べ、 ２ＭＸ２Ｎ個のプロセッサの番号を（ｉ、ｊ）〔ただし
、０≦ｉ≦２Ｍ−１、０≦ｊ≦２ Ｎ −１）、。
算部と他のプロセッサとの接続を行う接続部を少なくと
も４個有する２ＭＸ２Ｎ個のプロセッサを、一辺が２Ｍ
個、他辺が２Ｎ個の２次元状に並べ、 ２ＭＸ２Ｎ個のプロセッサの番号を（ｉ、ｊ）〔ただし
、０≦ｉ≦２Ｍ−１、０≦ｊ≦２ Ｎ −１）、。
としたとき、
番号（ｉ、 ｊ）のプロセッサと番号（ｉ；’ｊ＋２
）〔ただし、０≦Ｊ≦２Ｎ−ａ）のブロモ・ンサとを接
続し、 番号（ｉ、 ｊ）のプロセッサと番号（ｉ＋２ｊ）［
ただし、０≦１≦２Ｍ−３〕のプロセッサとを接続し、 ｉ＝ｏもしくはｉ＝１もしくはｉ＝２Ｍ−２もしくはｉ
−２Ｍ −１のとき、番号（ｉ、ｊ）のプロセッサと
番号（ｔ、ｊ＋１） Ｃただし、ｊは偶数〕のプロセ
ッサとを接続し、 ｊ＝ｏもしくはｊ＝１もしくはｊ＝２Ｎ−２もしくはｊ
＝２Ｎ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（Ｈ＋１．ｊ）〔ただし、ｉは偶数〕のプロセッサとを
接続している。
）〔ただし、０≦Ｊ≦２Ｎ−ａ）のブロモ・ンサとを接
続し、 番号（ｉ、 ｊ）のプロセッサと番号（ｉ＋２ｊ）［
ただし、０≦１≦２Ｍ−３〕のプロセッサとを接続し、 ｉ＝ｏもしくはｉ＝１もしくはｉ＝２Ｍ−２もしくはｉ
−２Ｍ −１のとき、番号（ｉ、ｊ）のプロセッサと
番号（ｔ、ｊ＋１） Ｃただし、ｊは偶数〕のプロセ
ッサとを接続し、 ｊ＝ｏもしくはｊ＝１もしくはｊ＝２Ｎ−２もしくはｊ
＝２Ｎ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（Ｈ＋１．ｊ）〔ただし、ｉは偶数〕のプロセッサとを
接続している。
なお、上記におけるプロセッサの番号は後述する実施例
における物理番号に対応する。
における物理番号に対応する。
この発明の構成によれば、上述の構成により、相互に配
線を行う必要があるブロモ・７す間距離がすべて１もし
くは２となり、比較的その差は小さいので、高速動作を
させるための設計が容易になる。
線を行う必要があるブロモ・７す間距離がすべて１もし
くは２となり、比較的その差は小さいので、高速動作を
させるための設計が容易になる。
また、プロセッサの番号付けを従来とは別のもの（実施
例でいう論理番号）を用いることにより、従来と同様の
マルチプロセッサ構成を採用することが可能で、従来の
プログラム／アルゴリズムの使用が可能となる。
例でいう論理番号）を用いることにより、従来と同様の
マルチプロセッサ構成を採用することが可能で、従来の
プログラム／アルゴリズムの使用が可能となる。
この発明の一実施例を図面を参照して説明する。
第１図は８×８個のプロセッサからなるこの発明の一実
施例のマルチプロセッサシステムの構成図であり、第２
図は前記第１図のマルチブロセソサシステムの各プロセ
ッサ１〜６４に論理番号を付けた状態の構成図である。
施例のマルチプロセッサシステムの構成図であり、第２
図は前記第１図のマルチブロセソサシステムの各プロセ
ッサ１〜６４に論理番号を付けた状態の構成図である。
この発明の実施例のマルチプロセッサシステムでは、各
プロセッサが演算を行う演算部と他のプロセッサとの接
続を行う４個の接続部を有する。
プロセッサが演算を行う演算部と他のプロセッサとの接
続を行う４個の接続部を有する。
そして、その接続はつぎのようになる。まず、プロセッ
サの番号を、従来例と同しように付ける。
サの番号を、従来例と同しように付ける。
すなわち、プロセッサ１〜６４を、その物理的な並びに
対応して（０，０）、 （０，１）、・・・（７，７
）と番号を付ける〔これを物理番号と呼ぶ〕。この物理
番号（ｉ、ｊ）〔ただし、０≦ｉ≦７．０≦ｊ≦７〕に
対し、 ［タイプＡ］ 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ、
ｊ＋２）のプロセッサ 〔ただし、０≦ｊ≦５〕、 物理番号（ｔ、 ｊ）のプロセッサと物理番号（ｉ＋
２．ｊ）のプロセッサ 〔ただし、０≦ｉ≦５〕、 ［タイプＢ］ 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｔ、
ｊ＋１）のブロモ・ノサ〔ただし、ｊが偶数、 ｉ＝０．１．６．７ 〕、 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ＋
１．ｊ）のプロセッサ 〔ただし、ｉが偶数、 ｊ＝０．１、６．７〕、 が各々相互に接続されるように配線を行う。
対応して（０，０）、 （０，１）、・・・（７，７
）と番号を付ける〔これを物理番号と呼ぶ〕。この物理
番号（ｉ、ｊ）〔ただし、０≦ｉ≦７．０≦ｊ≦７〕に
対し、 ［タイプＡ］ 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ、
ｊ＋２）のプロセッサ 〔ただし、０≦ｊ≦５〕、 物理番号（ｔ、 ｊ）のプロセッサと物理番号（ｉ＋
２．ｊ）のプロセッサ 〔ただし、０≦ｉ≦５〕、 ［タイプＢ］ 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｔ、
ｊ＋１）のブロモ・ノサ〔ただし、ｊが偶数、 ｉ＝０．１．６．７ 〕、 物理番号（ｉ、 ｊ）のプロセッサと物理番号（ｉ＋
１．ｊ）のプロセッサ 〔ただし、ｉが偶数、 ｊ＝０．１、６．７〕、 が各々相互に接続されるように配線を行う。
このようにすると、配線長は、タイプへのプロセッサ間
配線についてはブロモ・ノサ間距離（単位長）×２であ
り、タイプＢのプロセッサ間配線についてはプロセッサ
間距離（単位長）×１であり、従来大きかった配線長の
ばらつきを少なくできる。
配線についてはブロモ・ノサ間距離（単位長）×２であ
り、タイプＢのプロセッサ間配線についてはプロセッサ
間距離（単位長）×１であり、従来大きかった配線長の
ばらつきを少なくできる。
つぎに、上記物理番号（＋、ｊ）に加えて、各プロセッ
サ１〜６４の論理番号（１、Ｊ）を次のように定義する
。
サ１〜６４の論理番号（１、Ｊ）を次のように定義する
。
１） ０≦Ｉ≦３，０≦Ｊ≦３
（ｉ、ｊ）＝ （２１、２Ｊ）
２） ０≦■≦３．４≦Ｊ≦７
（ｉ、 ｊ）＝ （２１＋１． １４−２Ｊ）３〕
４≦ Ｉ ≦７、０≦Ｊ≦３（ｉ、 ｊ）＝
（１４−２１、２Ｊ＋１１１４） ４≦１≦７．４
≦Ｊ≦７ （ｉ、 ｊ） −（１５−２１、１５−２Ｊ）この
ように定義すると、例えば、論理番号（５６）のプロセ
ッサは、５＝１５−２Ｘ５．３＝１５−２Ｘ６であるの
で、物理番号（５，３〕のプロセッサに対応する（第２
図参照）。
４≦ Ｉ ≦７、０≦Ｊ≦３（ｉ、 ｊ）＝
（１４−２１、２Ｊ＋１１１４） ４≦１≦７．４
≦Ｊ≦７ （ｉ、 ｊ） −（１５−２１、１５−２Ｊ）この
ように定義すると、例えば、論理番号（５６）のプロセ
ッサは、５＝１５−２Ｘ５．３＝１５−２Ｘ６であるの
で、物理番号（５，３〕のプロセッサに対応する（第２
図参照）。
したがって、２ＭＸ２Ｎのマルチプロセッサシステムに
対しては、−船釣に言えば、論理番号は、１） ０≦
■≦Ｍ−１．Ｏ≦Ｊ≦Ｎ−１（ｉ、ｊ）−（２１、２Ｊ
） ２） ０≦■≦Ｍ−１．Ｎ≦Ｊ≦２Ｎ−１（ｉ、ｊ）
＝ （２Ｉ＋１．４Ｎ−２Ｊ−２）３〕 Ｍ≦Ｉ≦２
Ｍ−１、０≦Ｊ≦Ｎ（ｉ、ｊ）＝ （４Ｍ−２１−２，
２Ｊ＋１）４） Ｍ≦Ｉ≦２Ｍ−１、Ｎ≦Ｊ≦２Ｎ−
１（ｉ、ｊ）＝ （４Ｍ−２１−１゜ ４Ｎ−２Ｊ−１） となる。
対しては、−船釣に言えば、論理番号は、１） ０≦
■≦Ｍ−１．Ｏ≦Ｊ≦Ｎ−１（ｉ、ｊ）−（２１、２Ｊ
） ２） ０≦■≦Ｍ−１．Ｎ≦Ｊ≦２Ｎ−１（ｉ、ｊ）
＝ （２Ｉ＋１．４Ｎ−２Ｊ−２）３〕 Ｍ≦Ｉ≦２
Ｍ−１、０≦Ｊ≦Ｎ（ｉ、ｊ）＝ （４Ｍ−２１−２，
２Ｊ＋１）４） Ｍ≦Ｉ≦２Ｍ−１、Ｎ≦Ｊ≦２Ｎ−
１（ｉ、ｊ）＝ （４Ｍ−２１−１゜ ４Ｎ−２Ｊ−１） となる。
以上のように、各２ＭＸ２Ｎ個のプロセッサに論理番号
（１、Ｊ）を定義すると、論理番号四Ｊ）に関して各プ
ロセッサの接続関係をみれば、従来例と同様の接続関係
となる。
（１、Ｊ）を定義すると、論理番号四Ｊ）に関して各プ
ロセッサの接続関係をみれば、従来例と同様の接続関係
となる。
例えば、論理番号（０，０）、論理番号（０１）、論理
番号（０，２）、論理番号（０，３〕論理番号（０，４
）、論理番号（０，５）、論理番号（０，６）、論理番
号（０，７）が、それぞれプロセッサ１．プロセッサ３
．プロセッサ５プロセツサ７、プロセッサ１５．プロセ
ッサ１３プロセッサ１１．プロセッサ９に対応しており
、それらが相互にループ構成しており、その順に接続さ
れている。
番号（０，２）、論理番号（０，３〕論理番号（０，４
）、論理番号（０，５）、論理番号（０，６）、論理番
号（０，７）が、それぞれプロセッサ１．プロセッサ３
．プロセッサ５プロセツサ７、プロセッサ１５．プロセ
ッサ１３プロセッサ１１．プロセッサ９に対応しており
、それらが相互にループ構成しており、その順に接続さ
れている。
また、例えば、論理番号（０，０）、論理番号（１、０
）、論理番号（２，０）、論理番号（３０）、論理番号
（４，０）、論理番号（５，Ｏ）論理番号（６，０）、
論理番号（７，０）が、それぞれプロセッサ１．プロセ
ッサ１７．プロセッサ３３．プロセッサ４９．プロセッ
サ５０．１０セッサ３４．プロセッサ１８．プロセッサ
２に対応しており、同様に相互にループ構成しており、
その順に接続されている。
）、論理番号（２，０）、論理番号（３０）、論理番号
（４，０）、論理番号（５，Ｏ）論理番号（６，０）、
論理番号（７，０）が、それぞれプロセッサ１．プロセ
ッサ１７．プロセッサ３３．プロセッサ４９．プロセッ
サ５０．１０セッサ３４．プロセッサ１８．プロセッサ
２に対応しており、同様に相互にループ構成しており、
その順に接続されている。
このように、接続関係は、論理的には、従来例と同様に
なる。
なる。
〔発 明 の 効 果］
この発明のマルチプロセッサシステムによれば、プロセ
ッサ間の配線長のばらつきを比較的小さくできるので、
高速動作をさせるための設計が容易になる。しかも、従
来例と同様の接続関係を保つことができるので、プログ
ラム／アルゴリズムを変更することなくシステムを稼動
させることができる。
ッサ間の配線長のばらつきを比較的小さくできるので、
高速動作をさせるための設計が容易になる。しかも、従
来例と同様の接続関係を保つことができるので、プログ
ラム／アルゴリズムを変更することなくシステムを稼動
させることができる。
このため、配線遅延の効果も考慮する必要のあるスーパ
ーコンピュータなどの場合の最適設計を可能とする。
ーコンピュータなどの場合の最適設計を可能とする。
第１図は８×８個のプロセッサからなるこの発明の一実
施例のマルチプロセッサシステムの構成図、第２図は第
１図のマルチプロセッサシステムに論理番号を付けた状
態の構成図、第３図は８×８個のプロセッサからなるマ
ルチプロセッサシステムの従来例の構成図である。 １〜６４・・・ブロセソサ
施例のマルチプロセッサシステムの構成図、第２図は第
１図のマルチプロセッサシステムに論理番号を付けた状
態の構成図、第３図は８×８個のプロセッサからなるマ
ルチプロセッサシステムの従来例の構成図である。 １〜６４・・・ブロセソサ
Claims (1)
- 【特許請求の範囲】 演算を行う演算部と他のプロセッサとの接続を行う接続
部を少なくとも４個有する２Ｍ×２Ｎ個のプロセッサを
、一辺が２Ｍ個、他辺が２Ｎ個の２次元状に並べ、 ２Ｍ×２Ｎ個のプロセッサの番号を（ｉ、ｊ）〔ただし
、０≦ｉ≦２Ｍ−１、０≦ｊ≦２Ｎ−１〕としたとき、 番号（ｉ、ｊ）のプロセッサと番号（ｉ、ｊ＋２）〔た
だし、０≦ｊ≦２Ｎ−３〕のプロセッサとを接続し、 番号（ｉ、ｊ）のプロセッサと番号（ｉ＋２、ｊ）〔た
だし、０≦ｉ≦２Ｍ−３〕のプロセッサとを接続し、 ｉ＝０もしくはｉ＝１もしくはｉ＝２Ｍ−２もしくはｉ
＝２Ｍ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（ｉ、ｊ＋１）〔ただし、ｊは偶数〕のプロセッサとを
接続し、 ｊ＝０もしくはｊ＝１もしくはｊ＝２Ｎ−２もしくはｊ
＝２Ｎ−１のとき、番号（ｉ、ｊ）のプロセッサと番号
（ｉ＋１、ｊ）〔ただし、ｉは偶数〕のプロセッサとを
接続したマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026466A JPH03230252A (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026466A JPH03230252A (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230252A true JPH03230252A (ja) | 1991-10-14 |
Family
ID=12194296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026466A Pending JPH03230252A (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230252A (ja) |
-
1990
- 1990-02-05 JP JP2026466A patent/JPH03230252A/ja active Pending
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