JPH03230548A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03230548A JPH03230548A JP2659290A JP2659290A JPH03230548A JP H03230548 A JPH03230548 A JP H03230548A JP 2659290 A JP2659290 A JP 2659290A JP 2659290 A JP2659290 A JP 2659290A JP H03230548 A JPH03230548 A JP H03230548A
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- JP
- Japan
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- film
- interlayer insulating
- insulating film
- wiring
- semiconductor device
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に配線間層間構造及び
そのコンタクトホール開孔に関するものである。
そのコンタクトホール開孔に関するものである。
第２図（ａｌ〜ｔｅｌは従来の半導体装置の配線間層間
構造及びコンタクトホール形成に関する各製造工程を示
すものである。
構造及びコンタクトホール形成に関する各製造工程を示
すものである。
Ｆａ１図において、（１）は８１基板、（２）はシリコ
ンの酸化物で形成された電界効果型トランジスタの絶縁
酸化膜、（８）は電界効果型トランジスタのゲート電極
で不純物などを含んだ多結晶シリコン等で形成される第
１配線、（４）は電界効果トランジスタのソース・ドレ
インを形成する不純物拡散層である。このように構成さ
れた場合、各第１配線（８）の間にコンタクトホールを
形成し、第２配線を形成する場合を説明する。
ンの酸化物で形成された電界効果型トランジスタの絶縁
酸化膜、（８）は電界効果型トランジスタのゲート電極
で不純物などを含んだ多結晶シリコン等で形成される第
１配線、（４）は電界効果トランジスタのソース・ドレ
インを形成する不純物拡散層である。このように構成さ
れた場合、各第１配線（８）の間にコンタクトホールを
形成し、第２配線を形成する場合を説明する。
次にｆｂ１図に示すように、第１配線（８）の上部に層
間絶縁膜（５）としてＣＶＤ法によりシリコン酸化膜を
形成する。
間絶縁膜（５）としてＣＶＤ法によりシリコン酸化膜を
形成する。
次に（ｃ）図に示すように、ホトレジスト膜（６）を所
望のレジスト開孔部（７）を有して形成し、（４１図に
示すように、異方性エツチングによって層間絶縁膜（６
）をエツチングしコンタクトホール（８）ヲ得る。次に
ｔｅ＋図に示すように、ホトレジスト膜（６）を除去し
、不純物などを含んだ多結晶シリコン等で第２配線（９
）を形成する。
望のレジスト開孔部（７）を有して形成し、（４１図に
示すように、異方性エツチングによって層間絶縁膜（６
）をエツチングしコンタクトホール（８）ヲ得る。次に
ｔｅ＋図に示すように、ホトレジスト膜（６）を除去し
、不純物などを含んだ多結晶シリコン等で第２配線（９
）を形成する。
従来の層間構造及びコンタクトホール開孔は以上のよう
に構成されていたので、下部配線間にコンタクトホール
を形成する場合ホトレジスト膜によりこれを実現してい
るため、コンタクトホール径及び配線間隔が非常に小σ
くなると、重ね合せ精度が非常にきびしくなり、安定的
にコンタクトホールを開孔することができなくなるとい
う問題点があった。
に構成されていたので、下部配線間にコンタクトホール
を形成する場合ホトレジスト膜によりこれを実現してい
るため、コンタクトホール径及び配線間隔が非常に小σ
くなると、重ね合せ精度が非常にきびしくなり、安定的
にコンタクトホールを開孔することができなくなるとい
う問題点があった。
この発明は上記のような問題点を解消するためになブれ
たもので、セルファライン的にコンタクトホールが開孔
できる半導体装置を得ることを目的とする。
たもので、セルファライン的にコンタクトホールが開孔
できる半導体装置を得ることを目的とする。
〔課題を解決するための手段および作用〕この発明に係
る半導体装置は、層間膜を２層に形成し、上層部層間膜
のホトレジスト膜による部分エツチングとホトレジスト
膜除去後のエノチン（Ｌ グにより下層部層間模エツチンクのマスクとして上層部
層間膜を構成し、ホトレジスト膜を使用せずにセルファ
ライン的にフンタクトホールが開孔できる。
る半導体装置は、層間膜を２層に形成し、上層部層間膜
のホトレジスト膜による部分エツチングとホトレジスト
膜除去後のエノチン（Ｌ グにより下層部層間模エツチンクのマスクとして上層部
層間膜を構成し、ホトレジスト膜を使用せずにセルファ
ライン的にフンタクトホールが開孔できる。
以下、この発明の一実施例を図について説明する。第１
図ｔａ＋〜（ｇｌはこの発明の一実施例である半導体装
置の製造工程を示す断面図である。
図ｔａ＋〜（ｇｌはこの発明の一実施例である半導体装
置の製造工程を示す断面図である。
（ａ１図において、（１）は８１基板、（２）はシリコ
ンの酸化物で形Ｆ５．てれ念電界効果型トランジスタの
絶縁酸化膜、（８）は電界効果型トランジスタのゲート
電極で、不純物などを含んだ多結晶シリコン等で形成さ
れる第１配線（巾はＬとする）。（４）は電界効果型ト
ランジスタのソース・ドレインを形成する不純物拡散層
である。このような時、各第１配線（８）間にコンタク
トホールを形成し、第２配線を形成する場合を説明する
。
ンの酸化物で形Ｆ５．てれ念電界効果型トランジスタの
絶縁酸化膜、（８）は電界効果型トランジスタのゲート
電極で、不純物などを含んだ多結晶シリコン等で形成さ
れる第１配線（巾はＬとする）。（４）は電界効果型ト
ランジスタのソース・ドレインを形成する不純物拡散層
である。このような時、各第１配線（８）間にコンタク
トホールを形成し、第２配線を形成する場合を説明する
。
ｉｂ１図において、第１配線（８）の上部に層間絶縁膜
へ００）としてＣ１ＶＤ法によりシリコン酸化膜を形成
する。次に、層間絶縁膜ハ（１０）上に層間絶縁膜）Ｉ
ＱυとしてＣＶＤ法によりシリコン窒化膜を形成する。
へ００）としてＣ１ＶＤ法によりシリコン酸化膜を形成
する。次に、層間絶縁膜ハ（１０）上に層間絶縁膜）Ｉ
ＱυとしてＣＶＤ法によりシリコン窒化膜を形成する。
このとき、層間絶縁膜ハσ（１／ｉｉ１間絶縁膜Ｂ（ｌ
υは後で用いる異方性エツチングをする場合、選択比が
できるだけ大きくなる組成とする。また、層間絶縁膜Ｂ
（Ｉｌｌの各部（第１配線（８）上、コンタクトホール
上）の膜厚を尤とする。
υは後で用いる異方性エツチングをする場合、選択比が
できるだけ大きくなる組成とする。また、層間絶縁膜Ｂ
（Ｉｌｌの各部（第１配線（８）上、コンタクトホール
上）の膜厚を尤とする。
次にｔｃｔ図において、第１配線（８）の巾りよりも層
間絶縁膜Ｂ（１υの模厚り分だけ長くしたホトレジスト
膜（巾Ｌ’ ） （１３を層間絶縁膜ＢＧｌｌ上に形成
する。
間絶縁膜Ｂ（１υの模厚り分だけ長くしたホトレジスト
膜（巾Ｌ’ ） （１３を層間絶縁膜ＢＧｌｌ上に形成
する。
次にｆｄ１図に示すように、ホトレジスト膜を用いてコ
ンタクトホール部の膜厚がｌよりも薄いｌ′となるまで
層間絶縁膜ＢＱυを部分エツチングを異方性エツチング
により行い、ホトレジスト膜ｃｔｚ’ｉ除去する。
ンタクトホール部の膜厚がｌよりも薄いｌ′となるまで
層間絶縁膜ＢＱυを部分エツチングを異方性エツチング
により行い、ホトレジスト膜ｃｔｚ’ｉ除去する。
次にｔｅｔ図に示すように、第１配線（８）上に層間絶
縁膜Ｆ８（１υ残Ａ （１３ａ）、層間絶縁膜Ａ叫の段
差部に層間絶縁膜Ｂ（ｌυ残Ｈ（１３ｂ）を形成するよ
うに、全面にわたって層間絶縁膜Ｅｌ（ｌυを異方性エ
ツチング全行う。このとき、コンタクトホール部に相当
する部分（１３ｃ）では層間絶縁膜Ｂ（Ｉｌｌはすべて
除去される。
縁膜Ｆ８（１υ残Ａ （１３ａ）、層間絶縁膜Ａ叫の段
差部に層間絶縁膜Ｂ（ｌυ残Ｈ（１３ｂ）を形成するよ
うに、全面にわたって層間絶縁膜Ｅｌ（ｌυを異方性エ
ツチング全行う。このとき、コンタクトホール部に相当
する部分（１３ｃ）では層間絶縁膜Ｂ（Ｉｌｌはすべて
除去される。
次にｆｆ１図に示すように、層間絶縁膜Ａ ｅｇｏ）と
層間膜Ｊ 摸Ｂ Ｌｌυとの選択比が大である異方性エ
ツチングによって層間絶縁膜Ａ （１０）をエツチング
し、フンタクトホール（８）を開孔する。このとき、層
間絶縁膜残Ａ （１３ａ）、層間絶縁膜残Ｂ （１３ｂ
）がエツチングのマスクとなる。
層間膜Ｊ 摸Ｂ Ｌｌυとの選択比が大である異方性エ
ツチングによって層間絶縁膜Ａ （１０）をエツチング
し、フンタクトホール（８）を開孔する。このとき、層
間絶縁膜残Ａ （１３ａ）、層間絶縁膜残Ｂ （１３ｂ
）がエツチングのマスクとなる。
次に１ｇ１図に示すように、不純物などを含んだ多結晶
シリコン等で第２配線（９）を形成する。
シリコン等で第２配線（９）を形成する。
なお、上記実施例では上部配線を第２配線（９）とした
場合を示したが、これはキャパシタの電極すなわち、い
わゆるスタンクトキャパシタ構造のうちのストレージノ
ードに相当するものであってもよい。また、層間絶縁膜
残Ａ （１３ａ）および残Ｂ（１３ｂ）は第２配線形成
前に除去してもかまわない。
場合を示したが、これはキャパシタの電極すなわち、い
わゆるスタンクトキャパシタ構造のうちのストレージノ
ードに相当するものであってもよい。また、層間絶縁膜
残Ａ （１３ａ）および残Ｂ（１３ｂ）は第２配線形成
前に除去してもかまわない。
以上のように、この発明によれば、セルファライン的に
コンタクトホール開孔エツチング用マスクを絶縁膜によ
って構成したので、精度よくコンタクトホールを形成す
ることができる。
コンタクトホール開孔エツチング用マスクを絶縁膜によ
って構成したので、精度よくコンタクトホールを形成す
ることができる。
第１図Ｆａ１〜（ｇｌはこの発明の一実施例である半導
体装置の製造工程を示す断面図、第２図（ａｌ〜＋８１
は従来の半導体装置の製造工程を示す新聞図である。 図において、（１）は８１基板、（２）は絶縁酸化膜、
（８）は第１配線、（４）は不純物拡散層、（８）はコ
ンタクトホール、（９）は第２配線、αＱは層間絶縁膜
Ａ１σＤは層間絶縁膜Ｂｔｏｉｌはホトレジスト膜、（
１３ａ） 、（１３ｂ）は層間絶縁模残Ａお↓び残Ｈ、
（１３ｃ ）はコンタクトホール相当部を示す。 なお、図中、同一符号は同一、または相当部分を示す。
体装置の製造工程を示す断面図、第２図（ａｌ〜＋８１
は従来の半導体装置の製造工程を示す新聞図である。 図において、（１）は８１基板、（２）は絶縁酸化膜、
（８）は第１配線、（４）は不純物拡散層、（８）はコ
ンタクトホール、（９）は第２配線、αＱは層間絶縁膜
Ａ１σＤは層間絶縁膜Ｂｔｏｉｌはホトレジスト膜、（
１３ａ） 、（１３ｂ）は層間絶縁模残Ａお↓び残Ｈ、
（１３ｃ ）はコンタクトホール相当部を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 半導体装置における配線間層間構造において、２層膜構
造を形成し、かつ、その上層部層間膜の膜厚に関しては
下部配線の上方部に相当する膜厚がその他の部分の膜厚
より厚いことを特徴とし、その上層部層間膜の構造に関
しては下部配線によつて形成された下層部層間膜の段差
部及び下部配線の上方部のみ上層部層間膜を形成したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659290A JPH03230548A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659290A JPH03230548A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230548A true JPH03230548A (ja) | 1991-10-14 |
Family
ID=12197809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2659290A Pending JPH03230548A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112197A (ja) * | 1992-07-28 | 1994-04-22 | Micron Technol Inc | 半導体装置の電気的な接続体の形成方法及び該方法で作られた電気的な接続体を備えた半導体装置 |
| US5651855A (en) * | 1992-07-28 | 1997-07-29 | Micron Technology, Inc. | Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits |
-
1990
- 1990-02-06 JP JP2659290A patent/JPH03230548A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112197A (ja) * | 1992-07-28 | 1994-04-22 | Micron Technol Inc | 半導体装置の電気的な接続体の形成方法及び該方法で作られた電気的な接続体を備えた半導体装置 |
| US5651855A (en) * | 1992-07-28 | 1997-07-29 | Micron Technology, Inc. | Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits |
| US6221779B1 (en) | 1992-07-28 | 2001-04-24 | Micron Technology, Inc. | Self-aligned process for making contacts to silicon substrates during the manufacture of integrated circuits therein |
| US6414392B1 (en) | 1992-07-28 | 2002-07-02 | Micron Technology, Inc. | Integrated circuit contact |
| US6573601B2 (en) | 1992-07-28 | 2003-06-03 | Micron Technology, Inc. | Integrated circuit contact |
| US7276448B2 (en) | 1992-07-28 | 2007-10-02 | Micron Technology, Inc. | Method for an integrated circuit contact |
| US7282447B2 (en) | 1992-07-28 | 2007-10-16 | Micron Technology, Inc. | Method for an integrated circuit contact |
| US7282440B2 (en) | 1992-07-28 | 2007-10-16 | Micron Technology, Inc. | Integrated circuit contact |
| US7315082B2 (en) | 1992-07-28 | 2008-01-01 | Micron Technology, Inc. | Semiconductor device having integrated circuit contact |
| US7569485B2 (en) | 1992-07-28 | 2009-08-04 | Micron Technology, Inc. | Method for an integrated circuit contact |
| US7871934B2 (en) | 1992-07-28 | 2011-01-18 | Round Rock Research, Llc | Method for an integrated circuit contact |
| US8097514B2 (en) | 1992-07-28 | 2012-01-17 | Round Rock Research, Llc | Method for an integrated circuit contact |
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