JPH03230576A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH03230576A JPH03230576A JP2025218A JP2521890A JPH03230576A JP H03230576 A JPH03230576 A JP H03230576A JP 2025218 A JP2025218 A JP 2025218A JP 2521890 A JP2521890 A JP 2521890A JP H03230576 A JPH03230576 A JP H03230576A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有するメモリセル
を用いた不揮発性半導体メモリ装置に関する。
を用いた不揮発性半導体メモリ装置に関する。
（従来の技術）
Ｅ Ｅ Ｐ ＲＯＭの分野で浮遊ゲートを持つＭＯ５Ｆ
ＥＴ構造のメモリセルを用いた紫外線消去型の不揮発性
半導体メモリ装置が知られている。
ＥＴ構造のメモリセルを用いた紫外線消去型の不揮発性
半導体メモリ装置が知られている。
ＥＰＲＯＭの中で、電気的書き替えを可能としたものは
Ｅ Ｅ Ｐ ＲＯＭとして知られている。
Ｅ Ｅ Ｐ ＲＯＭとして知られている。
トンネル電流を利用して浮遊ゲートと基板間電荷の授受
を行うＥＥＰＲＯＭのメモリセルには、チャネル領域上
全面にトンネル電流が流れ得る薄いゲート絶縁膜を形成
して浮遊ゲートを設けたＦ Ｅ ＴＭＯＳ型と、特定の
書き替え領域にのみトンネル電流が流れ得る薄いゲート
絶縁膜を形成したＦＬＯＴＯＸ型とがある。
を行うＥＥＰＲＯＭのメモリセルには、チャネル領域上
全面にトンネル電流が流れ得る薄いゲート絶縁膜を形成
して浮遊ゲートを設けたＦ Ｅ ＴＭＯＳ型と、特定の
書き替え領域にのみトンネル電流が流れ得る薄いゲート
絶縁膜を形成したＦＬＯＴＯＸ型とがある。
第３図（ａ）、 （ｂ）は、それぞれ従来のＥ ＴＭ
ＯＳ Ｘ型メモリセルのセル部分の上面図及び断面図で
ある。Ｓｉ基板１上に素子分離絶縁膜２が形成され。
ＯＳ Ｘ型メモリセルのセル部分の上面図及び断面図で
ある。Ｓｉ基板１上に素子分離絶縁膜２が形成され。
この素子分離絶縁膜２で囲まれた領域に第１ゲート絶縁
膜３を介して第１層多結晶シリコン膜からなる浮遊ゲー
ト４が形成されている。浮遊ゲート４は一部素子分離絶
縁膜２上に延在するようにパターン形成されている。’
ｔｌ−Ｍゲート４上にはさらに第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜からなる制御ゲート６が積
層形成されている。メモリセルをピッ１〜線に接続する
ための選択ゲート７は、例えば浮遊ゲート４と制御ゲー
ト６の形成工程で同時に形成される。制御ゲート６およ
び選択ゲート７をマスクとして不純物がイオン注入され
てソース、ドレインとなるｎ生型層８が形成されている
。
膜３を介して第１層多結晶シリコン膜からなる浮遊ゲー
ト４が形成されている。浮遊ゲート４は一部素子分離絶
縁膜２上に延在するようにパターン形成されている。’
ｔｌ−Ｍゲート４上にはさらに第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜からなる制御ゲート６が積
層形成されている。メモリセルをピッ１〜線に接続する
ための選択ゲート７は、例えば浮遊ゲート４と制御ゲー
ト６の形成工程で同時に形成される。制御ゲート６およ
び選択ゲート７をマスクとして不純物がイオン注入され
てソース、ドレインとなるｎ生型層８が形成されている
。
このメモリセルは、浮遊ゲートの電子の帯電状態に応じ
て異なるしきい値を＃ Ｏ＋ｌ 、 ＩＩ １”に対
応させることにより情報を不揮発に記憶する。浮遊ゲー
ト４に電子を注入するには、制御ゲート６に２０Ｖ程度
の高電圧を印加し、ドレインをＯｖとして基板からのＦ
−Ｎトンネル電流を利用する。
て異なるしきい値を＃ Ｏ＋ｌ 、 ＩＩ １”に対
応させることにより情報を不揮発に記憶する。浮遊ゲー
ト４に電子を注入するには、制御ゲート６に２０Ｖ程度
の高電圧を印加し、ドレインをＯｖとして基板からのＦ
−Ｎトンネル電流を利用する。
これによりメモリセルのしきい値は正方向に移動する。
浮遊ゲートの電子を基板に放出させるには、制御ゲート
をＯｖとし、ドレインに２０Ｖ程度の高電圧を印加して
、やはりＦ−Ｎ トンネル電流を生じさせる。これらの
動作の一方がデータ書き込みに、他方がデータ消去に用
いられる。
をＯｖとし、ドレインに２０Ｖ程度の高電圧を印加して
、やはりＦ−Ｎ トンネル電流を生じさせる。これらの
動作の一方がデータ書き込みに、他方がデータ消去に用
いられる。
以上の動作において、制御ゲートに高電圧を印加して電
子を浮遊ゲートに注入する際、効率よく電子注入を行わ
せるには、容量分圧により決まる浮遊ゲートの電位があ
る程度以上高いことが必要である。そのために浮遊ゲー
トと制御ゲート間の容量が大きいことが望ましく、その
様な条件を満たすように浮遊ゲートの一部を素子分離領
域上に延在させているのである。
子を浮遊ゲートに注入する際、効率よく電子注入を行わ
せるには、容量分圧により決まる浮遊ゲートの電位があ
る程度以上高いことが必要である。そのために浮遊ゲー
トと制御ゲート間の容量が大きいことが望ましく、その
様な条件を満たすように浮遊ゲートの一部を素子分離領
域上に延在させているのである。
一方、制御ゲートに印加する高電圧はできるだけ小さい
ほうが、素子の耐圧が小さくてすみ微細化ができるため
好ましい。しかし実際には、浮遊ゲートと制御ゲート間
の結合容量をそれ程大きくとることができないため、２
０Ｖ程度の高い高電圧が必要であり、従って素子の耐圧
を十分なものとし、またメモリセルアレイを十分小型化
することができない、という問題があった。
ほうが、素子の耐圧が小さくてすみ微細化ができるため
好ましい。しかし実際には、浮遊ゲートと制御ゲート間
の結合容量をそれ程大きくとることができないため、２
０Ｖ程度の高い高電圧が必要であり、従って素子の耐圧
を十分なものとし、またメモリセルアレイを十分小型化
することができない、という問題があった。
（発明が解決しようとする課題）
以上のように従来の浮遊ゲートと制御ゲートを持つ不揮
発性半導体メモリ装置は、書き替えしこ使用する制御電
圧を低くしてしかもメモリセル占有面積を小さくするこ
とが難しい、とル）う問題があった。
発性半導体メモリ装置は、書き替えしこ使用する制御電
圧を低くしてしかもメモリセル占有面積を小さくするこ
とが難しい、とル）う問題があった。
本発明は、この様な問題を解決した不揮発性半導体メモ
リ装置およびその製造方法を提供することを目的とする
。
リ装置およびその製造方法を提供することを目的とする
。
（課題を解決するための手段）
本発明は上記目的を達成するため、半導体基板上にゲー
ト絶縁膜を介して７１遊ゲートと制御ゲートが積層形成
され、浮遊ゲートの一部が素子分離領域上に延在するＭ
Ｏ５ＦＥＴ構造を有し、制御ゲートが浮遊ゲートの側面
にゲート絶縁膜を介して対抗する部分を有することを特
徴とする不揮発性半導体メモリ装置およびその製造方法
を提供する。
ト絶縁膜を介して７１遊ゲートと制御ゲートが積層形成
され、浮遊ゲートの一部が素子分離領域上に延在するＭ
Ｏ５ＦＥＴ構造を有し、制御ゲートが浮遊ゲートの側面
にゲート絶縁膜を介して対抗する部分を有することを特
徴とする不揮発性半導体メモリ装置およびその製造方法
を提供する。
（作用）
本発明によれば、第２の制御ゲートが浮遊ゲート側壁部
に形成されるため、浮遊ゲートを素子分離領域に大きく
延在させなくても浮遊ゲートと制御ゲート間の容量を大
きいものとする事が出来る。従って、書き替え時に制御
ゲートに印加する電圧を従来より低くする事が出来るだ
けでなく素子の微細化も可能になる。更に書き替え時の
電圧を低くする事が出来る。このため周辺回路の設計も
容易になり、周辺回路の耐圧を低くすることや面積を小
さくする事も可能となる。
に形成されるため、浮遊ゲートを素子分離領域に大きく
延在させなくても浮遊ゲートと制御ゲート間の容量を大
きいものとする事が出来る。従って、書き替え時に制御
ゲートに印加する電圧を従来より低くする事が出来るだ
けでなく素子の微細化も可能になる。更に書き替え時の
電圧を低くする事が出来る。このため周辺回路の設計も
容易になり、周辺回路の耐圧を低くすることや面積を小
さくする事も可能となる。
（実施例）
以下、本発明による不揮発性メモ、り装置の第１の実施
例を図面を用いて説明する。第１図（ａ）〜（ｄ）は前
記実施例のＥＥＰＲＯＭを形成するための本発明による
製造方法の一例を示す、セルの断面図である。
例を図面を用いて説明する。第１図（ａ）〜（ｄ）は前
記実施例のＥＥＰＲＯＭを形成するための本発明による
製造方法の一例を示す、セルの断面図である。
まず、Ｐ−５ｉ（１００）基板（１１）に素子分離領域
が形成され、素子領域に選択的に第１ゲート絶縁膜（１
２）を例えば５０〜１５０人程度形成した後、浮遊ゲー
ト材料となる例えば多結晶シリコン膜（１３）を約３０
００人程度全面に形成した後、素子分離領域上で選択的
に多結晶シリコン膜をエツチングする事により、浮遊ゲ
ートの一方向の分離を行なう。
が形成され、素子領域に選択的に第１ゲート絶縁膜（１
２）を例えば５０〜１５０人程度形成した後、浮遊ゲー
ト材料となる例えば多結晶シリコン膜（１３）を約３０
００人程度全面に形成した後、素子分離領域上で選択的
に多結晶シリコン膜をエツチングする事により、浮遊ゲ
ートの一方向の分離を行なう。
次に少なくとも浮遊ゲート上に第２ゲート絶縁膜（１３
）を約１００〜３００人形成した後、制御ゲートとなる
多結晶シリコン膜（１５）を約４０００人程度形成し、
その上に例えばＳｉＮ膜（１６）を約１０００人形成す
る。
）を約１００〜３００人形成した後、制御ゲートとなる
多結晶シリコン膜（１５）を約４０００人程度形成し、
その上に例えばＳｉＮ膜（１６）を約１０００人形成す
る。
その後、選択的に制御ゲートとなる様に選択的にレジス
トパターンを形成する。このレジストパターンをマスク
にＳｉＮ膜（１６）、多結晶シリコン膜（１５）、第２
ゲート絶縁膜（１４）、多結晶シリコン膜（１３）を順
次エツチングする。その後、レジストパターンを０□ア
ノシヤーにより除去する。この後拡散層（２１）をイオ
ン注入にて形成する１次に例えば熱酸化法により少なく
とも多結晶シリコン膜（１３） 、 （１５）の側壁部
に約１５０〜４５０人程度の第３のゲート絶縁膜（１７
）を形成する。その後ＳｉＮ膜（１８）を約５００人程
度形成する（第１図（ａ））。
トパターンを形成する。このレジストパターンをマスク
にＳｉＮ膜（１６）、多結晶シリコン膜（１５）、第２
ゲート絶縁膜（１４）、多結晶シリコン膜（１３）を順
次エツチングする。その後、レジストパターンを０□ア
ノシヤーにより除去する。この後拡散層（２１）をイオ
ン注入にて形成する１次に例えば熱酸化法により少なく
とも多結晶シリコン膜（１３） 、 （１５）の側壁部
に約１５０〜４５０人程度の第３のゲート絶縁膜（１７
）を形成する。その後ＳｉＮ膜（１８）を約５００人程
度形成する（第１図（ａ））。
次にＲＩＥ法でＳｉＮ膜（１８）をエツチングして側壁
部のみにＳｉＮ膜（１８）を残置させ、この後ＳｉＮ膜
（１６） 、 （１８）をマスクに例えば熱酸化を行な
い約５００人のＳｉＯ□膜（１９）を形成する（第１図
（ｂ））。
部のみにＳｉＮ膜（１８）を残置させ、この後ＳｉＮ膜
（１６） 、 （１８）をマスクに例えば熱酸化を行な
い約５００人のＳｉＯ□膜（１９）を形成する（第１図
（ｂ））。
次に全面にＣＶＤ法によるＳｉＯ□膜を２０００人形成
した後ＲＩＥ法法でエツチングして、少なくとも浮遊ゲ
ート（１３）の側壁部にＳｉＯ□膜（２０）を残置させ
る。この時同時にＳｉＯ□膜（１７）とＳｉＮ膜（１８
）も制御ゲート（１５）の表面よりエツチングされて、
制御ゲート（１５）側壁部の一部も露出される（第１図
（Ｃ））。
した後ＲＩＥ法法でエツチングして、少なくとも浮遊ゲ
ート（１３）の側壁部にＳｉＯ□膜（２０）を残置させ
る。この時同時にＳｉＯ□膜（１７）とＳｉＮ膜（１８
）も制御ゲート（１５）の表面よりエツチングされて、
制御ゲート（１５）側壁部の一部も露出される（第１図
（Ｃ））。
次にＳｉＯ□膜（２０）を例えばＮ）Ｉ４Ｆ液で除去し
、さらに例えばリン酸を約１８０℃にした液で、ＳｉＮ
膜（１８）を除去する。次に全面に例えばリンをドープ
されている多結晶シリコン膜（２２）を約２０００人程
度形成した後、ＲＩＥ法により、少なくとも浮遊ゲート
（１３）側壁部にＳｉＯ□膜（１７）を介して残置する
様に形成する。この時制御ゲート（１５）と多結晶シリ
コン膜（２２）は電気的に導通する様にする（第１図（
ｄ））。
、さらに例えばリン酸を約１８０℃にした液で、ＳｉＮ
膜（１８）を除去する。次に全面に例えばリンをドープ
されている多結晶シリコン膜（２２）を約２０００人程
度形成した後、ＲＩＥ法により、少なくとも浮遊ゲート
（１３）側壁部にＳｉＯ□膜（１７）を介して残置する
様に形成する。この時制御ゲート（１５）と多結晶シリ
コン膜（２２）は電気的に導通する様にする（第１図（
ｄ））。
この後は、通常の工程により金属配線の工程を行なう。
この実施例による不揮発性メモリ装置によれば、制御ゲ
ートを浮遊ゲートの側面にも対抗させているから、制御
ゲートと浮遊ゲート間の結合容量を十分大きなものにす
る事が出来る。例えば、第１層目の多結晶シリコンの周
辺の増加する長さが（１μ×３μの面積の時）６連で、
浮遊ゲートの膜厚が０．４岬とすると約４μＩＩ＋２の
平面の面積（従来例）に対して約２．４μｍ２の面積が
増加し、約１．６倍増加する事になる。
ートを浮遊ゲートの側面にも対抗させているから、制御
ゲートと浮遊ゲート間の結合容量を十分大きなものにす
る事が出来る。例えば、第１層目の多結晶シリコンの周
辺の増加する長さが（１μ×３μの面積の時）６連で、
浮遊ゲートの膜厚が０．４岬とすると約４μＩＩ＋２の
平面の面積（従来例）に対して約２．４μｍ２の面積が
増加し、約１．６倍増加する事になる。
これにより、書替え時に制御ゲートに印加する高電圧は
上記例では２０Ｖ必要なものが１７Ｖに低下させる事が
出来る。この事は周辺回路等の高耐圧にするための面積
（例えば、ＬＤＯｎ−とが素子分離幅）が少なくて済み
、全体の微細化が出来る。
上記例では２０Ｖ必要なものが１７Ｖに低下させる事が
出来る。この事は周辺回路等の高耐圧にするための面積
（例えば、ＬＤＯｎ−とが素子分離幅）が少なくて済み
、全体の微細化が出来る。
又、セルの微細化も容易となる。
次に本発明による不揮発性メモリ装置のさらに別の第２
の実施例を第２図（ａ）〜（ｄ）の工程断面図を用いて
説明する。
の実施例を第２図（ａ）〜（ｄ）の工程断面図を用いて
説明する。
第１図で説明した様に、浮遊ゲート（１３）、第２ゲー
ト絶縁膜（１４）、制御ゲート（１５）を選択的に形成
した後、例えば熱酸化法により、約１００〜２５０人程
度のＳｉＯ□膜（１７）を形成する。この後、全面に溶
融膜例えばフォトレジスト膜（３０）をスピンコードに
より形成し１表面が平坦になる様に熱処理を行なう（第
２図（ａ））。
ト絶縁膜（１４）、制御ゲート（１５）を選択的に形成
した後、例えば熱酸化法により、約１００〜２５０人程
度のＳｉＯ□膜（１７）を形成する。この後、全面に溶
融膜例えばフォトレジスト膜（３０）をスピンコードに
より形成し１表面が平坦になる様に熱処理を行なう（第
２図（ａ））。
次に全面を０□ガスを用いたＲＩＥによりフォトレジス
ト膜（３０）をエツチングし、少なくとも制御ゲート（
１５）上部のＳｉＯ□膜（１７）の表面が露出する様に
する（第２図（ｂ））。
ト膜（３０）をエツチングし、少なくとも制御ゲート（
１５）上部のＳｉＯ□膜（１７）の表面が露出する様に
する（第２図（ｂ））。
次に例えばＮＨ４Ｆ液を用いてフォトレジスト膜（３０
）をマスクに表面のＳｉＯ□膜（１７）をエツチング除
去し制御ゲート（１５）の表面を露出させる。その後フ
ォトレジスト（３０）を０□アッシャ−にて除去する。
）をマスクに表面のＳｉＯ□膜（１７）をエツチング除
去し制御ゲート（１５）の表面を露出させる。その後フ
ォトレジスト（３０）を０□アッシャ−にて除去する。
次に全面に例えばリンをドープした多結晶シリコン膜（
３１）を約２０００人形成する（第２図（Ｃ））。
３１）を約２０００人形成する（第２図（Ｃ））。
次に全面をＲＩＥによりエツチングを行ない、少なくと
も浮遊ゲート（１３）側壁部に多結晶シリコン膜（３１
）が残置され、かつ、制御ゲート（１５）と導通してい
る様にする。
も浮遊ゲート（１３）側壁部に多結晶シリコン膜（３１
）が残置され、かつ、制御ゲート（１５）と導通してい
る様にする。
この様にすれば、第１図よりも容易に第２の制御ゲート
である多結晶シリコン膜（３１）が形成される。
である多結晶シリコン膜（３１）が形成される。
本発明は上記実施例に限られない。
例えば第１の実施例で拡散層（２１）形成はセル形成後
に行なったが、多結晶シリコン膜（２２）形成後にイオ
ン注入法により形成しても良い。又、第２の実施例では
制御ゲート（１５）上にＰｏ１ｙ −ＲＩ Ｅ時のスト
ッパーとなる膜を形成しておいても良い。
に行なったが、多結晶シリコン膜（２２）形成後にイオ
ン注入法により形成しても良い。又、第２の実施例では
制御ゲート（１５）上にＰｏ１ｙ −ＲＩ Ｅ時のスト
ッパーとなる膜を形成しておいても良い。
例えばＳｉＯ□膜、シリサイド膜等である。又、ＰＷｅ
ＱＱやわ一１ｄｅＱＱの基板を用いても良い。
ＱＱやわ一１ｄｅＱＱの基板を用いても良い。
又、多結晶シリコン膜に代わって金属や金属シリサイド
、シリサイド、これらの組合せ等でも良い。これにより
、制御ゲートの低抵抗化を図り、回路の高速化が行なえ
、大容量化した時のメモリセルアレイ内でデコーダから
遠いセルのアクセスのバラツキを抑え、高速化が実現出
来る。
、シリサイド、これらの組合せ等でも良い。これにより
、制御ゲートの低抵抗化を図り、回路の高速化が行なえ
、大容量化した時のメモリセルアレイ内でデコーダから
遠いセルのアクセスのバラツキを抑え、高速化が実現出
来る。
又、長い制御ゲート配線での電圧降下が小さくなって書
き込みや消去特性の向上が図れること、などの利点につ
ながるので重要である。
き込みや消去特性の向上が図れること、などの利点につ
ながるので重要である。
実施例では、ＦＥＴＭＯ５型メモリセル−個で１ビツト
とする場合を説明したが、複数個のメモリセルをソース
、ドレインを共用する形で直列接続してＮＡＮＤ型セル
を構成して、各ＮＡＮＤセル単位でビット線に接続する
メモリ構成とした場合も本発明は有効である。また本発
明はＥ Ｅ Ｐ ＲＯＭに限らず、紫外線消去型のＥ
Ｅ Ｐ ＲＯＭにも同様に適用できる。またメモリセル
がＦＥＴＭＯＳ型でなく、ＦＬＯＴＯＸ型の場合も同様
に本発明を適用することが可能である。
とする場合を説明したが、複数個のメモリセルをソース
、ドレインを共用する形で直列接続してＮＡＮＤ型セル
を構成して、各ＮＡＮＤセル単位でビット線に接続する
メモリ構成とした場合も本発明は有効である。また本発
明はＥ Ｅ Ｐ ＲＯＭに限らず、紫外線消去型のＥ
Ｅ Ｐ ＲＯＭにも同様に適用できる。またメモリセル
がＦＥＴＭＯＳ型でなく、ＦＬＯＴＯＸ型の場合も同様
に本発明を適用することが可能である。
以上述へたように本発明によれば、浮遊ゲートと制御ゲ
ートの結合容量を占有面積を増大させることなく大きく
することができ、不揮発性半導体メモリの高性能化と高
集積化を図ることができる。
ートの結合容量を占有面積を増大させることなく大きく
することができ、不揮発性半導体メモリの高性能化と高
集積化を図ることができる。
第１図、第２図の（ａ）〜（ｄ）は本発明の一実施例の
メモリセル構造を示す工程断面図、第３図は従来メモリ
セル構造を示す上面図とそのＡ−Ａ’断面図である。 １１．１＝・Ｐ型Ｓｉ基板、 ２ ・・フィールド酸化膜、 ３．１２・・第１ゲート酸化膜、 ４．１３・・・浮遊ゲート、 ５．１４・・・第２ゲート酸化膜、 ６．１５・・・制御ゲート、 ７ ・・・選択ゲート、 ８．２１・・ｎ十型層、 １６、１８・・・ＳｉＮ層、 １７、１９．２０・・・５１０２ Ｍ、２２、３１・・
・多結晶シリコン膜。
メモリセル構造を示す工程断面図、第３図は従来メモリ
セル構造を示す上面図とそのＡ−Ａ’断面図である。 １１．１＝・Ｐ型Ｓｉ基板、 ２ ・・フィールド酸化膜、 ３．１２・・第１ゲート酸化膜、 ４．１３・・・浮遊ゲート、 ５．１４・・・第２ゲート酸化膜、 ６．１５・・・制御ゲート、 ７ ・・・選択ゲート、 ８．２１・・ｎ十型層、 １６、１８・・・ＳｉＮ層、 １７、１９．２０・・・５１０２ Ｍ、２２、３１・・
・多結晶シリコン膜。
Claims (2)
- （１）半導体基板上に第１のゲート絶縁膜を介して浮遊
ゲートが形成され、さらにこの浮遊ゲート上に第２の絶
縁膜を介して容量結合する制御ゲートが形成され、前記
第１の絶縁膜を通して浮遊ゲートへの電荷の授受を行な
い、これにより書き込み・消去を行うメモリトランジス
タよりなる不揮発性メモリ装置において、少なくとも前
記浮遊ゲートの側壁に絶縁膜を介して前記浮遊ゲートと
容量結合する第２の制御ゲートが設けられたことを特徴
とする不揮発性メモリ装置。 - （２）半導体基板上に選択的に素子分離用絶縁膜及び素
子形成領域を形成する工程と、前記素子形成領域上に、
第１のゲート絶縁膜、浮遊ゲートとなる導電性膜、第２
の絶縁膜、制御ゲートとなる導電性膜を順次形成する工
程と、さらにその上に選択的に形成されたマスク材をマ
スクに前記絶縁膜、導電性膜をパターニングする工程と
、前記浮遊ゲートの側壁に絶縁膜を介して第２の制御ゲ
ートを形成する工程とを備えた不揮発性メモリ装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025218A JP2989205B2 (ja) | 1990-02-06 | 1990-02-06 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025218A JP2989205B2 (ja) | 1990-02-06 | 1990-02-06 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230576A true JPH03230576A (ja) | 1991-10-14 |
| JP2989205B2 JP2989205B2 (ja) | 1999-12-13 |
Family
ID=12159825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025218A Expired - Lifetime JP2989205B2 (ja) | 1990-02-06 | 1990-02-06 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989205B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031264A (en) * | 1997-09-29 | 2000-02-29 | Taiwan Semiconductor Manufacturing Company | Nitride spacer technology for flash EPROM |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2006319293A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
-
1990
- 1990-02-06 JP JP2025218A patent/JP2989205B2/ja not_active Expired - Lifetime
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