JPH03230579A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に引き出し電
極の製造方法に関する。

〔従来の技術〕

従来から高周波帯で用いられている半導体装置の断面図
を第２図に示す。半絶縁性基板１上に半導体層２を設け
た半導体基板の表面側に、イオン注入等を行なったのち
、ソース電極３、ゲート電極４およびドレイン電極５を
形成し、電界効果トランジスタ（ＦＥＴ）を作製する。

その後、半導体基板に貫通孔６を作製し、裏面の全面に
金属からなる裏面導電膜７を形成する。このバイア・ホ
ール技術により、寄生回路要素を極力低減させて接地で
き、このため高周波半導体デバイスにおいて広く用いら
れている。

〔発明が解決しようとする課題〕

バイア・ホールを形成する方法としては、ウェットエツ
チングを用いる方法とドライエツチングを用いる方法が
ある。前者の方法は、第３（ａ）図に示すように、基板
１の裏面にマスク８を形成し、その開口から半導体基板
をエツチングするものである。しかし、この方法による
と、サイドエツチングが大幅に入るため所望の開口の大
きさよりも大きくなり、表側の電極３のサイズよりもバ
イア・ホールがはみだして穴があいたり、電極３が陥没
したりする不良が発生して歩留りが低下する。また均一
性が悪く、バイア・ホールがあく部分と、あかない部分
が（ｊ在したりする。後者の方法は、Ｎｌ　、ＡＩ　な
どのメタルマスクを用いて、ＲＩ　Ｅ　（Ｒｅａｃｔｉ
ｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）や、ＥＣＲ（Ｅｌｅｃ
ｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅ５ｏｎａｎｃｅ）
エツチングなどの方法により基板をエツチングするもの
である。

この時、適当なエツチング条件を選べば、垂直に近いエ
ツチングプロファイルが得られる（異方性エツチング）
。しかしながら、その後にメタルマスクを除去してから
表面側の電極３を接地するために、ＴＩ／Ａｕ等の金属
を裏面より蒸着して裏面導電膜７を形成すると、第３図
（ｂ）に示す通り、バイア・ホールの側壁の金属付着が
不十分で、寄生回路要素を十分に低減できないという問
題があった。

そこで本発明は、上記従来技術の有していた問題点を解
決できる半導体装置の製造方法を提供することを目的と
する。

〔課題を解決するための手段〕

本発明に係る半導体装置の製造方法は、表面に電極が形
成された半導体基板を裏面から選択的にエツチングして
電極の裏面に達する貫通孔を形成し、半導体基板の裏面
側から導電材料を被着して当該半導体基板の裏面、貫通
孔の壁面および電極の裏面に導電膜を形成する半導体装
置の製造方法において、半導体基板の裏面に第１のマス
ク材と第２のマスク材を順次に被着して電極に対応する
位置に開口を有する第１および第２のマスクパターンを
形成する第１の工程と、第１のマスク材に対してエツチ
ング能を有するエッチャントを用いて、第１および第２
のマスクパターンの開口を介して半導体基板を異方性エ
ツチングし、貫通孔を形成する第２の工程と、第１およ
び第２のマスクパターンを除去して導電材料を被告する
第３の工程とを備えることを特徴とする。

〔作用〕

本発明によれば、半導体基板が異方性エツチングされる
過程で基板側の第１のマスクパターンがサイドエツチン
グされるので、異方性エツチングが半導体基板の表面に
形成された電極に達するまでの間に、半導体基板のサイ
ドエツチングも進行し、従って基板の裏面側で広くなっ
た貫通孔が形成される。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は実施例に係る半導体装置の製造方法を示す工程
別の素子断面図である。なお、第１図ではＭＥＳＦＥＴ
のソース電極３の近傍のみを示し、他の部分は省略しで
ある。また、図の下側がＭＥＳＦＥＴ等を形成する半導
体基板の表面側、上側が半導体基板の裏面側となってい
る。まず、半絶縁性Ｇａ　Ａｓなどの基板１が用意され
、この表面にエピタキシャル成長法などでＧａ　Ａｓな
どの半導体層２が形成され、これらによって半導体基板
が構成される。そして、半導体基板の表面すなわち半導
体層２には、イオン注入やリフトオフ法などによりＭＥ
　Ｓ　Ｆ　ＥＴが形成される。第１図（ａ）はこの状態
を示している。

次に、半導体基板の裏面すなわち基板１上に第１、第２
のマスク材を順次に被着し、２重構造のマスクを形成す
る。すなわち、裏面全面にマグネトロンスパッタ、ＥＣ
ＲプラズマＣＶＤなどにより、Ｓ　ｉＯ２などからなる
絶縁膜１１を被着し、その上にフォトレジスト膜２１を
形成する（同図（ｂ）図示）。しかる後、フォトリソグ
ラフィ技術によってフォトレジスト膜２１をソース電極
６に対応する部分で選択的に残存させてバイアホールパ
ターンとし、その上にＡｒ、Ｎ１等の金属膜１２を蒸着
等で被着する（同図（Ｃ）図示）。

次に、バイアホールパターンとしてのフォトレジスト膜
２１を除去すると、その上の金属膜１２が除去され、第
２のマスクパターンが得られる。

しかる後、第２のマスクパターンである金属膜１２をマ
スクとして絶縁膜１１を選択的にＣＦ４や塩素系ガスで
ドライエツチングすると、第２のマスクパターンに対応
した第１のマスクパターンが絶縁膜１１により得られる
。このとき、第１のマスクパターンおよび第２のマスク
パターンの開口で露出した基板１の位置は、半導体層２
上のソース電極３の位置と対応している（同図（ｄ）図
示）。

次に、ＣＣ９２Ｆ２とＡｒの混合ガスをエッチャントと
して基板１と半導体層２からなる半導体基板を異方性エ
ツチングすると、半導体基板１は深さ方向に除去されて
いく　（同図（ｅ）図示）。

ここで、上記エッチャントは半導体基板を構成するＧａ
　Ａｓに対してエツチング能を有するだけでなく、第１
のマスクパターンを構成する８１０２等の絶縁膜１１に
もエツチング能を有しているので、半導体基板が除去さ
れる過程で第１のマスクパターンもサイドエツチングさ
れていく　（同図（ｆ）図示）。このため、基板１及び
半導体層２に貫通孔が形成されてソース電極３の裏面が
露出されたときには、貫通孔の側壁は一定の傾斜を有す
ることになる（同図（ｇ）図示）。

次に、フッ酸系エッチャントで絶縁膜１１、金属膜１２
の２重マスクを除去し、基板１の裏面側からＴＩ／Ａｕ
を蒸着等で被着し、裏面導電膜７を形成する。このとき
、貫通孔は裏面側に広くなるように形成されているため
、裏面導電膜７は貫通孔の側壁でも一定の厚さを有する
ことになる（同図（ｈ）図示）。従って、寄生回路要素
を十分に低減させながらソース電極３を良好に接地でき
る。

なお、上記実施例において、貫通孔側壁の傾斜の程度は
、次のような条件を適切に選ぶことにより、任意に設定
できる。まず、使用するエッチャントの異方性の程度に
より設定でき、例えば異方性を強くすれば傾斜は小さく
なる。次に、半導体基板に接する第１−のマスクパター
ンの材料および厚さにより、傾斜の程度を設定できる。

すなわち、第１のマスクパターンが厚いときには傾斜は
大きくなり、第１のマスクパターンがエツチングされや
すい材料のときにも傾斜は大きくなると考えられる。従
って、上記の設定により貫通孔内壁の傾斜を所望の値と
し、裏面導電膜７としてこれに見合った材料および厚さ
を選ぶことで、裏面導電膜７と表面のソース電極３の良
好な接続が可能になる。

〔発明の効果〕

以上、詳細に説明した通り本発明では、半導体基板か異
方性エツチングされる過程で、基板側の第１のマスクパ
ターンがサイドエンチングされるので、異方性エツチン
グが半導体基板の表面に形成された電極に達するまでの
間に、半導体基板のサイドエツチングも進行し、従って
基板の裏面側で広くなった貫通孔が形成される。このた
め、半導体基板の裏面から導電材料を被着することで、
表面の電極と裏面導電膜の良好な接続が可能になる。本
発明は寄生回路要素を十分に低減させて表面側の電極を
接地することが可能になるため、高周波半導体デバイス
の製造に適している。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体装置の製造方法の
工程図、第２図は高周波帯で用いられる半導体デバイス
の断面図、第３図は従来方法を示す断面図である。 １・・・半導体基板、２・・・半導体層、３・・・ソー
ス電極、７・・・裏面導電膜、１１・・・絶縁膜（第１
のマスクパターン）、１２・・・金属膜（第２のマスク
パターン）、２１・・・フォトレジスト膜。

Claims (1)

1. 【特許請求の範囲】 表面に電極が形成された半導体基板を裏面から選択的に
   エッチングして前記電極の裏面に達する貫通孔を形成し
   、前記半導体基板の裏面側から導電材料を被着して当該
   半導体基板の裏面、貫通孔の壁面および前記電極の裏面
   に導電膜を形成する半導体装置の製造方法において、 前記半導体基板の裏面に第１のマスク材と第２のマスク
   材を順次に被着して前記電極に対応する位置に開口を有
   する第１および第２のマスクパターンを形成する第１の
   工程と、 前記第１のマスク材に対してエッチング能を有するエッ
   チャントを用いて、前記第１および第２のマスクパター
   ンの開口を介して前記半導体基板を異方性エッチングし
   、前記貫通孔を形成する第２の工程と、 前記第１および第２のマスクパターンを除去して前記導
   電材料を被着する第３の工程と を備えることを特徴とする半導体装置の製造方法。