JPS60254733A - パタ−ン形成法 - Google Patents
パタ−ン形成法Info
- Publication number
- JPS60254733A JPS60254733A JP59111320A JP11132084A JPS60254733A JP S60254733 A JPS60254733 A JP S60254733A JP 59111320 A JP59111320 A JP 59111320A JP 11132084 A JP11132084 A JP 11132084A JP S60254733 A JPS60254733 A JP S60254733A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist
- semiconductor
- pattern
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特にり７トオ
フエ程により所望の電極パターンを形成する方法に関す
るものである。
フエ程により所望の電極パターンを形成する方法に関す
るものである。
（従来技術）
従来、半導体装置の製造方法において、電極パターンを
リフトオフ工程により形成する方法が採用されている。
リフトオフ工程により形成する方法が採用されている。
例えば、第１図（ａ）に示すようにＧａＡｓＪｐ８ｉ等
の基板１上にレジスト２を塗布して所定のマスクにより
露光、現像を行ない、所定のパターンの窓３を形成し、
次に同図Φ）に示すように全面にＡｔ。
の基板１上にレジスト２を塗布して所定のマスクにより
露光、現像を行ない、所定のパターンの窓３を形成し、
次に同図Φ）に示すように全面にＡｔ。
Ａｕ 、 Ｔ Ｉ 等の所要の金属膜４を蒸着またはス
パッタリング等により形成する。その後同図（Ｃ）に示
すように残存するレジスト２を有機溶剤等の剥離剤によ
り溶解除去するとレジスト２上の金属膜４′は基板１か
ら遊離し窓３の部分に形成された金属膜４のみが基板１
上に残存する。その結果同図（ｄ）に示すように所定の
パターンの金属膜４を基板１上に形成することができる
。
パッタリング等により形成する。その後同図（Ｃ）に示
すように残存するレジスト２を有機溶剤等の剥離剤によ
り溶解除去するとレジスト２上の金属膜４′は基板１か
ら遊離し窓３の部分に形成された金属膜４のみが基板１
上に残存する。その結果同図（ｄ）に示すように所定の
パターンの金属膜４を基板１上に形成することができる
。
近年、半導体装置の緒特性向上のため、例えばＧａＡｓ
ＭＥ８ＰＥＴ （金属半導体接合をゲート電極として
用いた電界効果トランジスタ）においてはゲート電極の
ゲート長が０．３μｍ以下のものが要求されるなど微細
化が進んできた。しかしながら、従来の紫外線露光方法
では０．３μｍ以下のパターンを形成することは非常に
困難であり、また微細パターンの形成に適しているとい
われている電子ビーム露光方法は量産性が極めて悪いと
いう欠点がある。
ＭＥ８ＰＥＴ （金属半導体接合をゲート電極として
用いた電界効果トランジスタ）においてはゲート電極の
ゲート長が０．３μｍ以下のものが要求されるなど微細
化が進んできた。しかしながら、従来の紫外線露光方法
では０．３μｍ以下のパターンを形成することは非常に
困難であり、また微細パターンの形成に適しているとい
われている電子ビーム露光方法は量産性が極めて悪いと
いう欠点がある。
従って高能率、かつ高歩留りで０．３μｍ以下の金属パ
ターンを形成できる方法が望まれる。
ターンを形成できる方法が望まれる。
（発明が解決しようとする問題点）
本発明は、以上の点にかんがみなされたもので、その目
的は、上記のような微細構造の金属電極を形成する方法
を提供することにある。
的は、上記のような微細構造の金属電極を形成する方法
を提供することにある。
（問題点を解決するための手段）
本発明によれば、基板上に絶縁膜を形成し、この絶縁膜
の側面を含む全面に半導体を形成し、半導体を異方性エ
ツチングにより除去して絶縁膜側面の半導体のみ残し、
その後絶縁膜を除去し、残存する半導体以外の領域にレ
ジストを形成し、半導体を除去し、全面に金属層を形成
後レジスト上の金属層をレジストとともに除去するパタ
ーン形成方法を得る。
の側面を含む全面に半導体を形成し、半導体を異方性エ
ツチングにより除去して絶縁膜側面の半導体のみ残し、
その後絶縁膜を除去し、残存する半導体以外の領域にレ
ジストを形成し、半導体を除去し、全面に金属層を形成
後レジスト上の金属層をレジストとともに除去するパタ
ーン形成方法を得る。
以下、本発明をその実施例について図面により詳細に説
明する。。
明する。。
第２図は本発明の一実施例の工程断面図であり、基板上
に金属膜のパターンを形成する場合についてのものであ
る。
に金属膜のパターンを形成する場合についてのものであ
る。
まず、第２図（ａ）に示すように、パターニングされた
絶縁膜、例えば５ｉ（ｈ膜５上にＣＶＤ法を用いて半導
体膜例えばポリシリコン膜６を均一に成長する。この８
ｉ０２膜５の側壁へのポリシリコン膜６の成長は後述
する如く所望のレジストパターン形状を得るためのもの
である。例えば、ゲート長０．２μｍのゲート電極を形
成する場合には厚さ０．２μｍのポリシリコン膜６が側
壁に成長するように全面に被着する。
絶縁膜、例えば５ｉ（ｈ膜５上にＣＶＤ法を用いて半導
体膜例えばポリシリコン膜６を均一に成長する。この８
ｉ０２膜５の側壁へのポリシリコン膜６の成長は後述
する如く所望のレジストパターン形状を得るためのもの
である。例えば、ゲート長０．２μｍのゲート電極を形
成する場合には厚さ０．２μｍのポリシリコン膜６が側
壁に成長するように全面に被着する。
次に、第２図中）に示すようにフレオン（ＣＦ４）ガス
による異方性プラズマエツチングにより８ｉ０ｚ膜５が
露呈するまでポリシリコン膜６をエツチングする。この
時、Ｓｉｎｇ膜５の側壁に成長したポリシリコン膜６は
異方性プラズマエツチングでは横方向のエツチング成分
がないためエツチングされずに残存する。
による異方性プラズマエツチングにより８ｉ０ｚ膜５が
露呈するまでポリシリコン膜６をエツチングする。この
時、Ｓｉｎｇ膜５の側壁に成長したポリシリコン膜６は
異方性プラズマエツチングでは横方向のエツチング成分
がないためエツチングされずに残存する。
その後、第２図（Ｃ）に示すようにＳ ｉ０２膜５をフ
ッ酸等で除去し、５ｉＯｚ膜５の側壁のポリシリコン膜
６のみを残す。
ッ酸等で除去し、５ｉＯｚ膜５の側壁のポリシリコン膜
６のみを残す。
次に、第２図（ｄ）に示すように、残存するポリシリコ
ン膜６の一部が博出するようにレジスト１２を塗布する
。その後、第２図（ｅ）に示すようにポリシリコン膜６
を混酸（例えばフッ酸、硝酸、氷酢酸の混合液）等で除
去する。
ン膜６の一部が博出するようにレジスト１２を塗布する
。その後、第２図（ｅ）に示すようにポリシリコン膜６
を混酸（例えばフッ酸、硝酸、氷酢酸の混合液）等で除
去する。
最後に第２図（ｆ）に示すように全面に金属膜１４を蒸
着、スパッタ等により形成し残存するレジスト１２を有
機溶剤等の剥離剤により溶解除去し、レジスト１２上の
金属膜１４を除去する。
着、スパッタ等により形成し残存するレジスト１２を有
機溶剤等の剥離剤により溶解除去し、レジスト１２上の
金属膜１４を除去する。
かかる製法によれば、レジスト１２のパターン形成は８
ｉ０２膜５の側壁に成長されたポリシリコン膜６を利用
してでき、従来用いていた露光、現偉等の工程は必要と
しない。このため、側壁に成長する半導体膜の厚さを適
宜選ぶことにより微細なパターンも確実に形成すること
ができる。
ｉ０２膜５の側壁に成長されたポリシリコン膜６を利用
してでき、従来用いていた露光、現偉等の工程は必要と
しない。このため、側壁に成長する半導体膜の厚さを適
宜選ぶことにより微細なパターンも確実に形成すること
ができる。
以上説明したように本発明は、絶縁膜パターンの側壁に
成長させた半導体膜を残存させ、その残存する半導体膜
をマスクとしてレジストのパターン形成を行なうもので
あり、従来方法である。露光、現偉等の工程を用いるこ
となしに極めて微細なパターンを歩留りよく形成し得る
という利点がある。
成長させた半導体膜を残存させ、その残存する半導体膜
をマスクとしてレジストのパターン形成を行なうもので
あり、従来方法である。露光、現偉等の工程を用いるこ
となしに極めて微細なパターンを歩留りよく形成し得る
という利点がある。
第１図（ａ）〜（ｄ）は従来のリフトオフ工程を示す断
面図、第２図（ａ）〜（ｆ）は本発明の一実施例の工程
を示す断面図である。 １．１１・・・・・・半導体基板、２．１２・・・・・
・レジスト、４．１４・・・・・・金属膜、５・・・・
・・絶縁膜、６・・・・・・半導体膜３゜ ８２図 第２０
面図、第２図（ａ）〜（ｆ）は本発明の一実施例の工程
を示す断面図である。 １．１１・・・・・・半導体基板、２．１２・・・・・
・レジスト、４．１４・・・・・・金属膜、５・・・・
・・絶縁膜、６・・・・・・半導体膜３゜ ８２図 第２０
Claims (1)
- 基板上に絶縁膜パターンを形成し、該絶縁膜を半導体膜
で被覆する工程と、該絶縁膜の側壁に成長した半導体膜
のみを残して他の半導体膜を除去する工程と、該残存す
る半導体膜をマスクとしてレジストのパターンを形成す
る工程と、レジストパターン表面に金属膜を形成する工
程と、前記レジスト上の前記金属膜を前記レジストとと
もに除去して前記レジスト間の金属膜を残す工程とを有
することを特徴とするパターン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111320A JPS60254733A (ja) | 1984-05-31 | 1984-05-31 | パタ−ン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111320A JPS60254733A (ja) | 1984-05-31 | 1984-05-31 | パタ−ン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254733A true JPS60254733A (ja) | 1985-12-16 |
Family
ID=14558227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111320A Pending JPS60254733A (ja) | 1984-05-31 | 1984-05-31 | パタ−ン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254733A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224936A (ja) * | 1986-03-27 | 1987-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
| FR2607600A1 (fr) * | 1986-11-28 | 1988-06-03 | Commissariat Energie Atomique | Procede de realisation sur un substrat d'elements espaces les uns des autres |
| US5510286A (en) * | 1994-07-14 | 1996-04-23 | Hyundai Electronics Industries Co., Ltd. | Method for forming narrow contact holes of a semiconductor device |
-
1984
- 1984-05-31 JP JP59111320A patent/JPS60254733A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224936A (ja) * | 1986-03-27 | 1987-10-02 | Rohm Co Ltd | 半導体装置の製造方法 |
| FR2607600A1 (fr) * | 1986-11-28 | 1988-06-03 | Commissariat Energie Atomique | Procede de realisation sur un substrat d'elements espaces les uns des autres |
| US4931137A (en) * | 1986-11-28 | 1990-06-05 | Commissariat A L'energie Atomique | Process for producing mutually spaced conductor elements on a substrate |
| US5510286A (en) * | 1994-07-14 | 1996-04-23 | Hyundai Electronics Industries Co., Ltd. | Method for forming narrow contact holes of a semiconductor device |
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