JPH03230619A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ列信号（例えばディジタル・オーディ
オ機器間でのデータ信号の授受に用いられるディジタル
・オーディオ・インターフェース信号等）を受信し、受
信信号に位相と周波数が同期した復調クロックを発生さ
せるＰＬＬ回路に関するものである。

従来の技術 第４図は、従来の復調クロック発生用ＰＬＬ回路の例を
示す図である。

第３図において、３０７は電圧制御発振回路であり、印
加される電圧に比例した周波数の信号を発生する。３０
８は電圧制御発振回路３０７の出力を分周する分周回路
であり、この分周回路３０８の出力が復調クロックであ
る。３０２は位相比較器であり、受信データ列信号３０
１を基準入力とし、分周回路３０８の出力である復調ク
ロック３０９を可変入力として両者の位相を比較し、デ
ータ列信号に対して復調クロックの位相が進んだ場合に
ディスチャージ制御信号３１２を出力し、逆にデータ列
信号に対して復調クロックの位相が遅れた場合にチャー
ジ制御信号３１１を出力する。３０３はチャージ・ポン
プであり、ＰチャネルＦＥＴ３０４とＮチャネルＦＥＴ
３０５とで構成され、ＰチャネルＦＥＴ３０４は位相比
較器３０２の出力であるチャージ制御信号３１１によっ
てＯＮとなり、ローパス・フィルタ３０６に電荷をチャ
ージする。一方、ＮチャネルＦＥＴ３０５は位相比較器
３０２の出力であるディスチャージ制御信号３１２によ
ってＯＮとなり、ローパス・フィルタ３０６から電荷を
ディスチャージする。３０６はローパス・フィルタであ
り、チャージ・ポンプ３０３よって電荷のチャージある
いはディスチャージが行われることによる電圧変化を平
滑化し、電圧制御発振回路３０７に直流電圧を制御電圧
として印加する。

上記のように構成された復調クロック発生用ＰＬＬ回路
は、データ列信号３０１に対して復調クロック３０９の
位相が遅れたとき、位相比較器３０２のチャージ制御信
号３１１が出力され、これによってチャージ・ポンプの
ＰチャネルＦＥＴ３０４がＯＮとなり、ローパス・フィ
ルタ３０６に電荷がチャージされる。ローパス・フィル
タ３０６は電荷がチャージされたことによる急激な電圧
上昇変化を平滑化し、電圧制御発振回路３０７への制御
電圧３１４を上昇させ、これによって電圧制御発振回路
３０７の発振周波数が上がり、復調クロック３０９の位
相が進むように動作する。逆に、データ列信号３０１に
対して復調クロック３０９の位相が進んだときには、位
相比較器３０２のディスチャージ制御信号３１２が出力
され、これによってチャージ・ポンプのＮチャネルＦＥ
Ｔ３０５がＯＮとなり、ローパス拳フィルり３０６から
電荷がディスチャージされる。ローパス豐フィルタ３０
６は電荷がディスチャージされたことによる急激な電圧
下降変化を平滑化し、電圧制御発振回路３０７への制御
電圧３１４を下降させ、これによって電圧制御発振回路
３０７の発振周波数が下がり、復調クロック３０９の位
相が遅れるように動作する。

このように復調クロック３０９とデータ列信号３０１と
の位相差が減少する様に動作し、位相差がなくなると、
ローパス・フィルタ３０６の出力直流電圧が一定となる
。この状態をロック状態と呼び、ロック状態に引き込ま
れるまでの過程で、位相差が変化している状態をアンロ
ック状態と呼ぶ。

発明が解決しようとする課題 受信データ列信号を復調するには、データ列信号からク
ロック成分を抽出し、前記抽出クロック成分に基づいて
発生した復調クロックによりデータを読み取る必要があ
る。

データを読み取るには、データ列信号の最大繰り返し周
波数の２倍の周波数で、かつ、データ列信号と所定の位
相関係の復調クロックが必要である。

このために、ＰＬＬ回路の位相比較器の基準入力として
データ列信号を、また、位相比較器の可変入力として電
圧制御発振回路の出力信号をデータ列信号の最大繰り返
し周波数の２倍の周波数となる様分周した復調クロック
をそれぞれ入力し、位相比較器の出力によりチャージ・
ポンプ及びローパス・フィルタを介して電圧制御発振回
路を制御し、データ列信号に位相の一致した復調クロッ
クを電圧制御発振回路に発生させることが行われている
。

ところが、位相比較器の基準入力であるデータ列信号の
周波数と、可変入力である復調クロックの周波数（一般
に、電圧制御発振回路の発振周波数の整数分の１の周波
数）とが離れ過ぎ、画周波数の差が周波数引き込み範囲
（キャプチャレンジ）と呼ばれる所定範囲内にない場合
、位相比較器による電圧制御発振回路の制御は、復調ク
ロックとデータ列信号との位相差が減少する方向に行わ
れなくなり、いつまでもＰＬＬ回路は位相ロック状態と
はならないという問題があった。

上述のような問題は、ＰＬＬ回路の周波数引き込み範囲
（キャプチャレンジ）を拡大することによって解決する
ことができるが、従来の様に基本的に位相比較器のみで
制御を行うＰＬＬ回路にはこれを満足させるに十分な周
波数引き込み能力を持ったものがなかった。

本発明は上記従来の問題を解消するものであり、実質的
にキャプチャレンジを拡大できるＰＬＬ回路を提供する
ことを目的とする。

課題を解決するための手段 上記目的を達成するために本発明のＰＬＬ回路は、請求
項１に記載のとおりの、電圧制御発振回路と、電圧制御
発振回路の出力を分周する分周回路と、復調クロックと
データ列信号の位相を比較する位相比較器と、復調クロ
ックとデータ列信号の周波数を比較する周波数比較器と
、制御回路と、位相比較器あるいは周波数比較器の出力
信号を選択出力するセレクタと、チャージ・ポンプと、
ローパス・フィルタとを備える構成としたものである。

また、本発明のＰＬＬ回路は、請求項２に記載のとおり
の、電圧制御発振回路と、電圧制御発振回路の出力を分
周する分周回路と、復調クロックとデータ列信号の位相
を比較する位相比較器と、電圧制御発振回路の出力クロ
ックとデータ列信号の周波数を比較する周波数比較器と
、制御回路と、位相比較器あるいは周波数比較器の出力
信号を選択出力するセレクタと、チャージ・ポンプと、
ローパス拳フィルタとを備え、周波数比較器は、データ
列信号の最大反転間隔内に、電圧制御発振回路の出力ク
ロックが何周期入るかを検出し、所定の数を越えた場合
に、データ列信号に対して復調クロックの周波数が高く
所定範囲外と判定する構成としたものである。

また、本発明のＰＬＬ回路は、請求項３に記載のとおり
の、電圧制御発振回路と、電圧制御発振回路の出力を分
周する分周回路と、復調クロックとデータ列信号の位相
を比較する位相比較器と、電圧制御発振回路の出力クロ
ックとデータ列信号の周波数を比較する周波数比較器と
、制御回路と、位相比較器あるいは周波数比較器の出力
信号を選択出力するセレクタと、チャージ・ポンプと、
ローパス・フィルタとを備え、周波数比較器は、データ
列信号の最小反転間隔内に、電圧制御発振回路の出力ク
ロックが何周期入るかを検出し、所定の数より小さい場
合に、データ列信号に対して復調クロックの周波数が低
く所定範囲外と判定する構成としたものである。

作用 上記のように構成した請求項１の発明は、周波数比較器
の比較結果に基づいて制御回路は、復調クロックの周波
数とデータ列信号の周波数との周波数差が所定範囲内の
場合には位相比較器の出力信号がセレクタの選択出力と
なるように作用し、復調クロックの周波数とデータ列信
号の周波数との周波数差が所定範囲外の場合には周波数
比較器の出力信号が、セレクタの選択出力となるように
作用する。

また請求項２の発明は、周波数比較器は、データ列信号
の最大反転間隔内に電圧制御発振回路の出力クロックが
何周期入るかを検出し、所定の数を越えた場合にデータ
列信号に対して復調クロックの周波数が高く所定範囲外
と判定し、これに基づいて制御回路は、復調クロックの
周波数とデータ列信号の周波数との周波数差が所定範囲
内の場合には位相比較器の出力信号がセレクタの選択出
力となるように作用し、復調クロックの周波数とデータ
列信号の周波数との周波数差が所定範囲外の場合には周
波数比較器の出力信号が、セレクタの選択出力となるよ
うに作用する。

また、請求項３の発明は、周波数比較器は、データ列信
号の最小反転間隔内に電圧制御発振回路の出力クロック
が何周期入るかを検出し、所定の数より小さい場合にデ
ータ列信号に対して復調クロックの周波数が低く所定範
囲外と判定し、これに基づいて制御回路は、復調クロッ
クの周波数とデータ列信号の周波数との周波数差が所定
範囲内の場合には位相比較器の出力信号がセレクタの選
択出力となるように作用し、復調クロックの周波数とデ
ータ列信号の周波数との周波数差が所定範囲外の場合に
は周波数比較器の出力信号が、セレクタの選択出力とな
るように作用する。

実施例 以下に、本発明の一実施例であるデータ列信号に位相と
周波数が同期した復調クロックを発生させるＰＬＬ回路
について、図面とともに説明する。

（実施例１） 第１図に於て、１１０は電圧制御発振回路、１１１は電
圧制御発振回路１１０の出力を分周し復調クロック１１
２を生成する分周回路、１０２は分周回路１１１の分周
出力である復調クロック１１２とデータ列信号１０１と
の位相を比較する位相比較器、１２１は位相比較器１０
２によるチャージ制御信号、１２２は位相比較器１０２
によるディスチャージ制御信号、１ｏ３は電圧制御発振
回路１１０の出力クロック１３０とデータ列信号１０１
とを比較し、復調クロックの周波数とデータ列信号１０
１との周波数差が所定範囲内であるがどうかを判定する
とともに周波数差に応じた信号を出力する周波数比較器
、１２３は周波数比較器１０３によるチャージ制御信号
、１２４は周波数比較器１０３によるディスチャージ制
御信号、１０４は周波数比較器１０３の出力信号である
チャージ制御信号１２３及びディスチャージ制御信号１
２４のどちらか一方が論理レベル“Ｈ”となった場合に
、セレクタ１０５への制御信号１２５を論理レベル“Ｈ
”とする制御回路、１ｏ５は位相比較器１０２の出力信
号（チャージ制御信号１２１及びディスチャージ制御信
号（１２２）と、周波数比較器１０３の出力信号（チャ
ージ制御信号１２３及びディスチャージ制御信号１２４
）とを入力し、制御回路１０４の出力信号１２５が論理
レベル“Ｌ”の場合には位相比較器１０２０出カ信号を
、論理レベル“Ｈ”の場合には周波数比較器１０３の出
力信号を、チャージ制御信号及びディスチャージ制御信
号として選択出力するセレクタ、１２６はセレクタ１０
５による選択出力であるチャージ制御信号、１２７はセ
レクタ１０５による選択出力であるディスチャージ制御
信号、１０６はセレクタ１０５の出力信号であるチャー
ジ制御信号１２６及びディスチャージ制御信号１２７に
基づいて電荷のチャージあるいはディスチャージを行う
チャージ・ポンプ、１０９はチャージ・ポンプ１０６の
動作による電圧変化を平滑化し、電圧制御発振回路１１
０に制御電圧を印加するローパス・フィルタであり、詳
細な動作説明を以下に行う。

第１図のように構成したＰＬＬ回路は、データ列信号１
０１の周波数と復調クロック１１２の周波数の差がＰＬ
Ｌ回路の周波数引き込み範囲（キャプチャレンジ）外で
ある場合に、制御回路１０４は周波数比較器１０３の比
較結果に基づいて、周波数比較器１０３の出力信号であ
るチャージ制開信号１２３及びディスチャージ制御信号
１２４のどちらか一方が論理レベル“Ｈ”となった場合
に、制御信号１２５を論理レベル“Ｈ“とし、セレクタ
１０５の選択出力が周波数比較器１０３の出力信号とな
るように制御し、また、周波数比較器１０３の出力信号
であるチャージ制御信号１２３及びディスチャージ制御
信号１２４の両方が論理レベル“Ｌ　１１となった場合
に、制御信号１２５を論理レベル°“Ｌ”とし、セレク
タ１０５の選択出力が位相比較器１０２の出力信号とな
るように制御する。

上述の動作を、データ列信号１０１０周波数と復調クロ
ック１１２の周波数の差がＰＬＬ回路の周波数引き込み
範囲（キャプチャレンジ）内となり、周波数比較器１０
３の比較結果である制御信号１２３及び１２４に反映さ
れるまで（すなわち、周波数比較器１０３の比較結果で
ある制御信号１２３及び１２４の両方が定常的に論理レ
ベル“Ｌ”となるまで）繰り返す。

この場合のＰＬＬ回路の動作を以下に述べる。

データ列信号１０１に対して復調クロック１１２の周波
数が低く所定範囲外となったとき、予め定められた一定
の時間、周波数比較器１０３のチャージ制御信号１２３
が論理レベル“Ｈ”′となり、これによって制御回路１
０４は、セレクタ１０５の選択出力が周波数比較器１０
３の出力信号となるよう、選択制御信号１２５を論理レ
ベル“Ｈ１１とする。

セレクタ１０５は、選択制御信号１２５の指示によって
、選択出力であるチャージ制御信号１２６、及びディス
チャージ制御信号１２７に、それぞれ周波数比較器１０
３の出力信号であるチャージ制御信号１２３及びディス
チャージ制御信号１２４を選び出力する。

上述の動作によって、チャージ・ポンプ１０６のＰチャ
ネルＦＥＴ１０７に周波数比較器１０３のチャージ制御
信号１２３が、チャージ・ポンプ１０６のＮチャネルＦ
ＥＴ１０８に周波数比較器１０３のディスチャージ制御
信号１２４が与えられ、この場合には周波数比較器１０
３のチャージ制御信号１２３が論理レベルＩＩＨ”　（
ディスチャージ制御信号１２４は論理レベル“Ｌ”）と
なっているためチャージ・ポンプ１０６のＰチャネルＦ
ＥＴ１０７がＯＮとなり、ローパス・フィルタ１０９に
電荷がチャージされる。

チャージされる電荷の量は、ＰチャネルＦＥＴがＯＮと
なる時間幅と単調増加の関係にあるので、周波数比較器
１０３の出力であるチャージ制御信号１２３によって電
荷量が制御される。

周波数比較器１０３からのチャージ制御信号１２３が論
理レベル“Ｈ”となる予め定められた一定の時間幅ｔ、
。９は、位相比較器１０２によるチャージ制御信号１２
１の出力時間幅ｔ、。９より長く設定する。

この場合にはデータ列信号１０１に対して復調クロック
１１２の周波数が低く所定範囲外となっているため、位
相比較器１０２によるチャージ制御信号１２１の出力時
間幅ｔ、。９は、０＜１．。、〈（位相比較周期） の範囲で変化している。よって、周波数比較器１Ｏ３か
らのチャージ制御信号１２３が論理レベル＋１８”とな
る予め定められた一定の時間幅ｊ　ｒａｇを、（位相比
較周期）　＜　ｊ　ｒｏ。

と設定する。

ローパス・フィルタ１０９は、電荷がチャージされたこ
とによる急激な電圧上昇変化を平滑化し、電圧制御発振
回路１１０への制御電圧を上昇させ、これによって電圧
制御発振回路１１０の発振周波数が上がり、復調クロッ
ク１１２の周波数が高くなるように動作する。

一方、データ列信号１０１に対して復調クロック１１２
の周波数が高く所定範囲外となったとき、予め定められ
た一定の時間、周波数比較器１０３のディスチャージ制
御信号１２４が論理レベル“Ｈ”となり、これによって
制御回路１０４は、セレクタ１０５の選択出力が周波数
比較器１０３の出力信号となるよう、選択制御信号１２
５を論理レベル“Ｈ”とする。

セレクタ１０５は、選択制御信号１２５の指示によって
、選択出力であるチャージ制御信号１２６及びディスチ
ャージ制御信号１２７に、それぞれ周波数比較器１０３
の出力信号であるチャージ制御信号１２３及びディスチ
ャージ制御信号１２４を選び出力する。

上述の動作によって、チャージ拳ポンプ１０６のＰチャ
ネルＦＥＴ１０７に周波数比較器１０３のチャージ制御
信号１２３が、チャージ・ポンプ１０６のＮチャネルＦ
ＥＴ１０８に周波数比較器１０３のディスチャージ制御
信号１２４が与えられ、この場合には周波数比較器１０
３のディスチャージ制御信号１２４が論理レベル“Ｈ”
　（チャージ制御信号１２３は論理レベル“Ｌ゛）とな
っているため、チャージ・ポンプ１０６のＮチャネルＦ
ＥＴ１０８がＯＮとなす、ローパス争フィルり１０９か
ら電荷がディスチャージされる。

ディスチャージされる電荷の量は、ＮチャネルＦＥＴ１
０８がＯＮとなる時間幅と単調増加の関係にあるので、
周波数比較器の出力であるディスチャージ制御信号１２
４によって電荷量が制御される。

周波数比較器１０３からのディスチャージ制御信号１２
４が論理レベル”ＨＩＩとなる予め定められた一定の時
間幅ｔ　１ｄＯＱは、位相比較器１０２によるディスチ
ャージ制御信号１２２の出力時間幅ｊ　ｐｄｏｇより長
く設定する。

この場合にはデータ列信号１０１に対して復調クロック
１１２の周波数が高く所定範囲外となっているため、位
相比較器１０２によるディスチャージ制御信号１２２の
出力時間幅ｊ　ｐｄｏｇは、０　＜　ｔ　ｐｄＯｏ　＜
　（位相比較周期）の範囲で変化している。よって、周
波数比較器１０３からのディスチャージ制御信号１２４
が論理レベル“Ｈ”となる予め定められた一定の時間幅
ｊ　ｔｄｏｏを、 （位相比較周期）＜ｔ＋ｄ６ｇ と設定する。

ローパス・フィルタ１０９は、電荷がディスチャージさ
れたことによる急激な電圧上昇変化を平滑化し、電圧制
御発振回路１１０への制御電圧を下降させ、これによっ
て電圧制御発振回路１１０の発振周波数が下がり、復調
クロック１１２の周波数が低くなるように動作する。

このように、データ列信号１０１の周波数と復調クロッ
ク１１２の周波数との差がＰＬＬ回路の周波数引き込み
範囲（キャプチャレンジ）外であれば、復調クロック１
１２とデータ列信号１０１との周波数差が減少するよう
に動作し、周波数差が所定範囲内となると、以下に述べ
る位相引き込みの動作に移行する。

データ列信号１０１の周波数と復調クロック１１２の周
波数との差がＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）内となったときに、周波数比較器１０３の
比較結果に基づいて、制御回路１０４は、セレクタ１０
５の選択出力が位相比較器１０２の出力信号となるよう
に制御する。

この場合のＰＬＬ回路の動作を以下に述べる。

データ列信号１０１に対して復調クロック１１２の位相
が遅れたとき、位相比較器１０２からチャージ制御信号
１２１が出力され、チャージ・ポンプ１０６のＰチャネ
ルＦＥＴ１０７がＯＮとなり、ローパス・フィルタ１０
９に電荷がチャージされる。

ローパス・フィルタ１０９は、電荷がチャージされたこ
とによる急激な電圧上昇変化を平滑化し、電圧制御発振
回路１１０への制御電圧を上昇させ、これによって電圧
制御発振回路１１０の発振周波数が上がり、復調クロッ
ク１１２の位相が進むように動作する。

また、データ列信号１０１に対して復調クロック１１２
の位相が進んだとき、位相比較器１０２からディスチャ
ージ制御信号１２２が出力され、チャージ・ポンプ１０
６のＮチャネルＦＥＴＩＯ３がＯＮとなり、ローパス・
フィルタ１０９から電荷がディスチャージされる。

ローパス曽フィルタ１０９は、電荷がディスチャージさ
れたことによる急激な電圧下降変化を平滑化し、電圧制
御発振回路１１０への制御電圧を下降させ、これによっ
て電圧制御発振回路１１０の発振周波数が下がり、復調
クロック１１２の位相が遅れるように動作する。

このようにデータ列信号１０１の周波数と復調クロック
１１２の周波数との差がＰＬＬ回路の周波数引き込み範
囲（キャプチャレンジ）内であれば、復調クロック１１
２とデータ列信号１０１との位相差が減少するように動
作し、位相差がなくなると、ローパス・フィルタ１０９
の出力直流電圧が一定となり、この時点で復調クロック
１１２はデータ列信号１０１の最大繰り返し周波数の２
倍の周波数で、かつ、データ列信号１０１と所定の位相
関係となって安定する。

（実施例２） 第２図は、第１図における周波数比較器１０３の内部構
成を示す図であり、請求項２及び請求項３に記載の周波
数比較器の一実施例である。

第２図において、２０１は電圧制御発振回路（第１図に
おける電圧制御発振回路１１０）の出力クロック２１１
（第１図における１３０）とデータ列信号２１２（第１
図における１０１）とを比較し、復調クロックの周波数
とデータ列信号２１２との周波数差が所定範囲内である
かどうかを判定するとともに、周波数差に応じたチャー
ジ制御信号２１３及びディスチャージ制御信号２１４を
出力する周波数比較器、２０２はデータ列信号２１２の
立ち上がりエツジを検出し、データ列信号２１２の立ち
上がりエツジと同時に立ち上がり、定時間ｔ　ｒｐｔｔ
後に立ち下がるパルスを生成するエツジ検出回路、２０
３は電圧制御発振回路の出力クロック２１１をクロック
として、データ列信号２１２が論理レベル゛Ｈ”の区間
で計数動作を行い、エツジ検出回路２０２の出力パルス
によってその計数値をリセットするカウンタ、２０４は
データ列信号２１２の極性を反転させるインバータ、２
０５はカウンタ２０３のカウント結果をデータ列信号２
１２の立ち下がりエツジのタイミングで保持するＤフリ
ップ会フロップ、２０６はデータ列信号２１２の最小反
転間隔内に、本来生成されるべき復調クロック（すなわ
ち、データ列信号２１２の２倍の周波数のクロック）を
得るための電圧制御発振回路の出力クロック２１１がＮ
　ｍ　ｌ　ｎに入る場合に、Ｎ、、＋ｎ　１を検出する
検出回路、２０７はデータ列信号２１２の最大反転間隔
内に、本来生成されるべき復調クロック（すなわち、デ
ータ列信号２１２の２倍の周波数のクロック）を得るた
めの電圧制御発振回路の出力クロック２１１がＮ、。８
に入る場合に、Ｎ、、ｘ＋　１を検出する検出回路、２
０８は検出回路２０６の出力信号２２５を基にチャージ
制御信号２１３を生成するチャージ制御回路、２０９は
検出回路２０７の出力信号２２６を基にディスチャージ
制御信号２１４を生成するディスチャージ制御回路であ
り、詳細な動作説明を以下に行う。

第２図のように構成した周波数検出器２０１は、データ
列信号２１２の最大反転間隔内に電圧制御発振回路の出
力クロック２１１が何周期入るかを検出し、所定の数を
越えた場合にデータ列信号２１２に対して復調クロック
の周波数が高く所定範囲外と判定し、また、データ列信
号２１２の最小反転間隔内に電圧制御発振回路の出力ク
ロック２１１が何周期入るかを検出し、所定の数より小
さい場合にデータ列信号に対して復調クロックの周波数
が低く所定範囲外と判定する。

この動作を第３図を用いて詳しく説明する。

第３図は周波数検出器の動作説明に供する波形図である
。

第３図において、ａはデータ列信号の一例であるディジ
タル・オーディオ・インターフェース信号であり、Ａで
示した部分が信号の最大反転間隔（３Ｔ）、Ｂで示した
部分が信号の最小反転間隔（ＩＴ）である。

但し、最大反転間隔は、ディジタル・オーディオ・イン
ターフェース規格による伝送信号のデユーティの規定に
より、本来の間隔である３Ｔの１０８％まで長くなり得
る。また、最小反転間隔は前記規定により、本来の間隔
であるＩＴの８０％で短くなり得る。

ｂは復調クロックであり、電圧制御発振回路の出力クロ
ックを２分周したクロックである。復調クロックはＰＬ
Ｌ回路がクロック状態にあるとき、周期がＩＴとなる。

Ｃ１，Ｃ２，Ｃ３は、周波数がほぼ完全に引き込まれた
状態のＰＬＬ回路における電圧制御発振回路の出力クロ
ックである。

但し、Ｃ１は、位相も完全に引き込まれている場合であ
り、Ｃ２，Ｃ３はどちらも位相が完全には引き込まれて
いない状態のＰＬＬ回路における電圧制御発振回路の出
力クロックである。

さて、データ列信号の最大反転間隔内に電圧制御発振回
路の出力クロックが何周期入るかを検出し、所定の数を
越えた場合にデータ列信号に対して復調クロックの周波
数が高く、所定範囲外と判定するわけであるが、この場
合の所定の数Ｎ０．×は、最大反転間隔が本来の間隔で
ある３Ｔの１０８％まで長くなった場合を考えれば良＜
、ＮＮＡＸは７である。よって、データ列信号の最大反
転間隔内に電圧制御発振回路の出力クロックが何周期入
るかを検出し、７より大きい場合にデータ列信号に対し
て復調クロックの周波数が高く、所定範囲外と判定する
。

例えば検出値が１２〜１４である場合、データ列信号に
対して復調クロックの周波数が２倍程度高く、所定範囲
外であると判定できる。

次に、データ列信号の最小反転間隔内に電圧制御発振回
路の出力クロックが何周期入るかを検出し、所定の数よ
り小さい場合にデータ列信号に対して復調クロックの周
波数が低く、所定範囲外と判定するわけであるが、この
場合の所定の数Ｎ　Ｍ　Ｉ　Ｎは、最小反転間隔が本来
の間隔であるＩＴの８０％まで短（なった場合を考えれ
ば良＜、ＮＩＩＩＮは１でる。よって、データ列信号の
最小反転間隔内に電圧制御発振回路の出力クロックが何
周期はいるかを検出し、１より小さい場合にデータ列信
号に対して復調クロックの周波数が低く、所定範囲外と
判定する。

次に、第２図の構成における周波数検出器の動作を説明
する。

カウンタ２０３はカウント・イネーブル端子にデータ列
信号２１２が、クロック端子に第１図にボした電圧制御
発振回路１１０の出力クロック２１１（第１図における
１３０）が、リセット端子にエツジ検出回路２０２の出
力信号２２１が入力される。

エツジ検出回路２０２は、データ列信号２１２の立ち上
がりエツジを検出し、データ列信号２１２の立ち上がり
エツジと同時に立ち上がり、一定時間ｔ　ｒｐｉｒ後に
立ち下がるパルスを生成する。ここで、エツジ検出回路
２０２の出力パルス幅となる時間ｔ７９．は、カウンタ
２０３のカウント値をリセットするに要する時間ｊ　ｒ
ｍｌｎ以上で、がっ、可能な限り短く設定される。

上述のように構成したのでカウンタ２０３は、データ列
信号２１２の論理レベル“Ｈ”の区間（但し、立ち上が
りエツジ後のｔ　ｒｐｗ分の時間は除く）で、電圧制御
発振回路の出力クロック２１１の数を計数し、次に来る
論理レベル“Ｈ”の区間の最前縁（立ち上がりエツジか
ら時間幅でｔ　ｒｐｗの区間）で計数値をリセットする
。

よって、カウンタ２０３のカウント値は、データ列信号
２１２の最大反転間隔が論理レベル“ＨＩ＋に現われた
ときに最大となり、また、データ列信号２１２の最小反
転間隔が論理レベル“Ｈ”に現われたときに最小となる
。

但し、ＰＬＬ回路が位相引き込み過程にある場合には、
データ列信号２１２と電圧制御発振回路の出力クロック
２１１は位相関係が一定とはならず、電圧制御発振回路
の出力クロック２１１の１周期の範囲で回転するため、
カウンタ２０３のカウント値は、最大値（すなわち、デ
ータ列信号２１２の最大反転間隔が論理レベル“Ｈ”に
現われたきのカウント値）においても最小値（すなわち
、データ列信号２１２の最小反転間隔が論理レベル“Ｈ
”に現われたときのカウント値）においても１カウント
の幅を持つことになる。

よって、データ列信号２１２の最小反転間隔内及び最大
反転間隔内に、本来生成されるべき復調クロック（すな
わち、データ列信号の２倍の周波数のクロック）を得る
ための電圧制御発振回路の出力クロック２１１が何りロ
ック入るかを考える場合に、最小値は１クロック少なく
、最大値は１クロック多く見積れば、ＰＬＬ回路が位相
引き込み過程にある場合に、実際にカウンタ２０３が取
り得るカウント最小値、カウント最大値と一散する。こ
れらをそれぞれ、Ｎｍ１ｎ（最小カウント値）、Ｎ１゜
８（最大カウント値）とする。

Ｄフリップ・フロップ２０５は、カウンタ２０３のカウ
ント結果及びクロックとしてデータ列信号２１２をイン
バータ２０４によって反転させた信号２２３が入力され
、よって、カウンタ２０３のカウント結果をデータ列信
号２１２の立ち下がりエツジのタイミングで保持する。

検出回路２０６は、Ｄフリップ・フロップ２０５に保持
されたカウンタ２０３のカウント結果Ｎが、 Ｎ　＜　Ｎ　−ｔ　。

であることを検出すると、電圧制御発振回路の発振周波
数が低いと判定し、Ｄフリップ・フロップ２０５にＮ＜
Ｎ７１．ｌとなったカウント結果が保持されている間、
出力信号２２５を論理レベル“Ｈ”とする。

チャージ制御回路２０８は、検出回路２０６の出力信号
２２５の立ち上がりエツジと同時に立ち上がり、予め定
められた時間ｔ、。。後に立ち下がるチャージ制御信号
２１３を生成する。

ここで、予め定められた一定の時間幅ｊ　１６９は、前
述の実施例１の説明で述べたように、位相比較器（第１
図に於ける１０２）によるチャージ制御信号（第１図に
於ける１２１）の出力時間幅ｔ、。

。より長く設定する。

この場合にはデータ列信号２１２に対して復調クロック
の周波数が低く所定範囲外となっているため、位相比較
器によるチャージ制御信号の出力時間幅ｔ、。、は、 ０〈ｔ、。。〈（位相比較周期） の範囲で変化している。

よって、チャージ制御信号２１３が論理レベル゛Ｈ１１
となる予め定められた一定の時間幅ｔ「。。を、（位相
比較周期）〈ｔ「。。

と設定する。

検出回路２０７は、Ｄフリップ・フロップ２０５に保持
されたカウンタ２０３のカウント結果Ｎが、Ｎ、、、＜
Ｎ であることを検出すると、電圧制御発振回路の発振周波
数が高いと判定し、Ｄフリップ・フロップ２０５にＮ、
、、＜Ｎとなったカウント結果が保持されている間、出
力信号２２６を論理レベル“′Ｈ”とする。

ディスチャージ制御回路２０９は、検出回路２０７の出
力信号２２６の立ち上がりエツジと同時に立ち上がり、
予め定められた時間ｔ０゜９後に立ち下がるディスチャ
ージ制御信号２１４を生成する。

ここで、予め定められた一定の時間幅ｔｔｄｏａは、前
述の実施例１の説明で述べたように、位相比較器（第１
図における１０２）によるディスチャージ制御信号（第
１図における１２２）の出力時間幅ｊ　ｐｄｏｇより長
く設定する。

この場合にはデータ列信号２１２に対して復調クロック
の周波数が高く所定範囲外となっているため、位相比較
器によるディスチャージ制御信号の出力時間幅ｊ　ｐｄ
ａｇは、 ０　＜　ｊ　ｐｄｏａ　＜　（位相比較周期）の範囲で
変化している。

よって、ディスチャージ制御信号２１４が論理レベル“
Ｈ”となる予め定められた一定の時間幅ｊ　ｚｏｏを１ （位相比較周期）＜ｔ＋ｄａａ と設定する。

このように、データ列信号２１２の周波数と復調クロッ
クの周波数との差がＰＬＬ回路の周波数引き込み範囲（
キャプチャレンジ）外であることを、データ列信号２１
２の周波数と電圧制御発振回路の発振周波数とを比較す
ることによって検出し、さらに、周波数比較結果をもと
に、実施例１で示したＰＬＬ回路を復調クロックとデー
タ列信号２１２との周波数差が減少するように動作させ
るための信号を生成する。

発明の詳細 な説明したように、データ列信号の周波数と復調クロッ
クの周波数の差がＰＬＬ回路の周波数引き込み範囲（キ
ャプチャレンジ）外である場合に、周波数比較器がこれ
を検出し、周波数比較器による周波数引き込み動作を行
って、データ列信号の周波数と復調クロックの周波数の
差がＰＬＬ回路の周波数引き込み範囲内となるよう動作
するので、実質的な周波数引き込み範囲を拡大すること
が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるＰＬＬ回路のブロ
ック図、第２図は本発明の第２の実施例である周波数比
較器のブロック図、第３図は同実施例の動作説明に供す
る波形図、第４図は従来のＰＬＬ回路の一例を示すブロ
ック図である。 １０１・・・データ列信号、　　１０２・・・位相比較
器、１０３．２０１・・・周波数比較器、　　１０４・
・・制御回路、　　１０５・・・セレクタ、　　１０６
・・・チャージ・ポンプ、　　１０７・・・Ｐチャネル
ＦＥＴ１　１０８・・・ＮチャネルＦＥＴ、　　　１０
９・・・ローパス・フィルタ、　　１１０・・・電圧制
御発振回路、　　１１１・・・分周回路、　　１１２・
・・復調クロック、　　２０２・・・エツジ検出回路、
　　２０３・・・カウンタ、２０４・・・インバータ、
　　２０５・・・Ｄフリップ・フロップ、　　２０６，
２０７・・・検出回路、　　２０８・・・チャージ制御
回路、　　２０９・・・ディスチャージ制御回路。

Claims (3)

【特許請求の範囲】
1. （１）データ列信号の復調クロックを発生する電圧制御
   発振回路と、 前記電圧制御発振回路の出力を分周する分周回路と、 前記分周回路の分周出力を可変入力とし、データ列信号
   を基準入力として両者の位相を比較し、位相差に応じた
   信号を出力する位相比較器と、前記電圧制御発振回路に
   制御電圧を印加するための電荷をチャージあるいはディ
   スチャージするチャージ・ポンプと、 前記チャージ・ポンプの動作による電圧変化を平滑化し
   、前記電圧制御発振回路に制御電圧を印加するローパス
   ・フィルタとから構成されるＰＬＬ回路において、 前記電圧制御発振回路の出力クロックとデータ列信号と
   を比較し、復調クロックの周波数とデータ列信号との周
   波数差が所定範囲内であるかどうかを判定するとともに
   予め定められた時間、周波数差に応じた信号を出力する
   周波数比較器と、前記周波数比較器の判定結果に基づき
   、セレクタへの制御信号を生成する制御回路と、 前記位相比較器の出力信号及び前記周波数比較器の出力
   信号が入力され、前記制御回路の出力信号によって、何
   れか一方を前記チャージ・ポンプのチャージ動作及びデ
   ィスチャージ動作の制御を行う制御信号として選択出力
   するセレクタとを備え、 前記セレクタは、前記周波数比較器による比較結果が、
   復調クロックの周波数とデータ列信号の周波数との周波
   数差が所定範囲内となった場合に、前記制御回路の指示
   に基づいて前記位相比較器の出力信号を選択出力し、前
   記周波数比較器による比較結果が所定範囲外となった場
   合に、前記制御回路の指示に基づいて前記周波数比較器
   の出力信号を選択出力することを特徴とするＰＬＬ回路
   。
2. （２）周波数比較器は、データ列信号の最大反転間隔内
   に、電圧制御発振回路の出力クロックが何周期入るかを
   検出し、所定の数を越えた場合にデータ列信号に対して
   復調クロックの周波数が高く所定範囲外と判定すること
   を特徴とする請求項１記載のＰＬＬ回路。
3. （３）周波数比較器は、データ列信号の最小反転間隔内
   に、電圧制御発振回路の出力クロックが何周期入るかを
   検出し、所定の数より小さい場合にデータ列信号に対し
   て復調クロックの周波数が低く所定範囲外と判定するこ
   とを特徴とする請求項１記載のＰＬＬ回路。