JPH05268078A - 周波数監視機能を有するｐｌｌキャリブレーション回路 - Google Patents
周波数監視機能を有するｐｌｌキャリブレーション回路Info
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- JPH05268078A JPH05268078A JP4065463A JP6546392A JPH05268078A JP H05268078 A JPH05268078 A JP H05268078A JP 4065463 A JP4065463 A JP 4065463A JP 6546392 A JP6546392 A JP 6546392A JP H05268078 A JPH05268078 A JP H05268078A
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Abstract
(57)【要約】
【目的】 ＰＬＬ回路に使用されるキャリブレーション
回路に関し、周波数の同期外れが生じたとき再同期の復
旧が速くなる周波数監視機能を有するＰＬＬキャリブレ
ーション回路を提供することを目的とする。 【構成】 ＰＬＬ回路と、ＰＬＬ回路を設定周波数まで
誘導するキャリブレーション回路とで構成される回路に
おいて、周波数差検出部600 に、電圧制御発振器500 の
出力クロック（VCO CLK）の基準クロック(REF CLK)に対
する周波数の同期引込み幅を設定する同期引込み幅設定
部130 を設け、VCO CLKがREF CLKに位相同期した時ディ
ジタル／アナログ変換部800 でカウント値を保持し、位
相同期後、VCO CLKの周波数が同期引込み幅の周波数範
囲からはずれた時には、スイッチ部900 をオンにしてデ
ィジタル／アナログ変換部800 の出力をスイッチ部900
を介してＶＣＯ500 に加えて、短時間にVCO CLK をREF
CLK に位相同期するように構成する。
回路に関し、周波数の同期外れが生じたとき再同期の復
旧が速くなる周波数監視機能を有するＰＬＬキャリブレ
ーション回路を提供することを目的とする。 【構成】 ＰＬＬ回路と、ＰＬＬ回路を設定周波数まで
誘導するキャリブレーション回路とで構成される回路に
おいて、周波数差検出部600 に、電圧制御発振器500 の
出力クロック（VCO CLK）の基準クロック(REF CLK)に対
する周波数の同期引込み幅を設定する同期引込み幅設定
部130 を設け、VCO CLKがREF CLKに位相同期した時ディ
ジタル／アナログ変換部800 でカウント値を保持し、位
相同期後、VCO CLKの周波数が同期引込み幅の周波数範
囲からはずれた時には、スイッチ部900 をオンにしてデ
ィジタル／アナログ変換部800 の出力をスイッチ部900
を介してＶＣＯ500 に加えて、短時間にVCO CLK をREF
CLK に位相同期するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置の位相同期ルー
プ回路（以下ＰＬＬ回路と称する）に使用されるキャリ
ブレーション回路の改良に関するものである。
プ回路（以下ＰＬＬ回路と称する）に使用されるキャリ
ブレーション回路の改良に関するものである。
【０００２】伝送装置等に使用されるＰＬＬ回路には、
電源の投入（オン）時、又はリセット時に周波数を同期
引っ込み範囲（プルイン・レンジ）内に引き込むため
に、キャリブレーション回路を用いて設定周波数まで誘
導するが、一度周波数同期した後は再度リセットが実行
される以外はキャリブレーション回路は機能しなかっ
た。
電源の投入（オン）時、又はリセット時に周波数を同期
引っ込み範囲（プルイン・レンジ）内に引き込むため
に、キャリブレーション回路を用いて設定周波数まで誘
導するが、一度周波数同期した後は再度リセットが実行
される以外はキャリブレーション回路は機能しなかっ
た。
【０００３】したがって、周波数の同期外れのような障
害が生じた場合、リセットが実行されない限り同期外れ
のままであった。又、このような障害が生じた場合、中
継器として使用していると、復旧までの時間が非常に長
くなってしまうという問題点があった。このため、周波
数の同期外れが生じたとき再同期の復旧が速くなる周波
数監視機能を有するＰＬＬキャリブレーション回路が要
望されている。
害が生じた場合、リセットが実行されない限り同期外れ
のままであった。又、このような障害が生じた場合、中
継器として使用していると、復旧までの時間が非常に長
くなってしまうという問題点があった。このため、周波
数の同期外れが生じたとき再同期の復旧が速くなる周波
数監視機能を有するＰＬＬキャリブレーション回路が要
望されている。
【０００４】
【従来の技術】図４は一例のＰＬＬ回路とキャリブレー
ション回路の構成を示すブロック図である。
ション回路の構成を示すブロック図である。
【０００５】図４において、点線で囲んだ部分がキャリ
ブレーション回路であり、一点鎖線で囲んだ部分がＰＬ
Ｌ回路である。同図において、ＰＬＬ回路は電源投入
（オン）後は常時動作している。
ブレーション回路であり、一点鎖線で囲んだ部分がＰＬ
Ｌ回路である。同図において、ＰＬＬ回路は電源投入
（オン）後は常時動作している。
【０００６】まず、基準となるクロック（REF CLK)を外
部からＰＬＬ回路内の位相比較器（以下Ｐ−ＤＥＴと称
する）１の一方の入力端子に加える。Ｐ−ＤＥＴ１の他
方の入力端子には電圧制御発振器（以下ＶＣＯと称す
る）５の出力のクロック（VCOCLK)を加え、Ｐ−ＤＥＴ
１で両者の位相を比較し位相差に比例した電圧を出力し
てチャージポンプ２に加える。チャージポンプ２で入力
電圧を充電して三角波にした出力をループフィルタ３を
通して、得られる低周波（直流）成分を加算器４に加え
る。
部からＰＬＬ回路内の位相比較器（以下Ｐ−ＤＥＴと称
する）１の一方の入力端子に加える。Ｐ−ＤＥＴ１の他
方の入力端子には電圧制御発振器（以下ＶＣＯと称す
る）５の出力のクロック（VCOCLK)を加え、Ｐ−ＤＥＴ
１で両者の位相を比較し位相差に比例した電圧を出力し
てチャージポンプ２に加える。チャージポンプ２で入力
電圧を充電して三角波にした出力をループフィルタ３を
通して、得られる低周波（直流）成分を加算器４に加え
る。
【０００７】加算器４で、キャリブレーション回路から
の入力電圧があればこれと加算して、又なければループ
フィルタ３の出力だけをＶＣＯ５に加え、ＶＣＯ５の出
力周波数を加算器４からの電圧により調整して出力す
る。そして、ＶＣＯ５の出力を前述したＰ−ＤＥＴ１に
加えるとともに、周波数比較器（以下ｆ−ＤＥＴと称す
る）６に加える。
の入力電圧があればこれと加算して、又なければループ
フィルタ３の出力だけをＶＣＯ５に加え、ＶＣＯ５の出
力周波数を加算器４からの電圧により調整して出力す
る。そして、ＶＣＯ５の出力を前述したＰ−ＤＥＴ１に
加えるとともに、周波数比較器（以下ｆ−ＤＥＴと称す
る）６に加える。
【０００８】今、電源のオン時、又はリセット時には、
周波数をプルイン・レンジ内に引き込むためにキャリブ
レーション回路を用いて設定周波数（今の場合、REF CL
K の周波数）まで誘導する。即ち、図４に点線で囲んで
示すキャリブレーション回路において、ｆ−ＤＥＴ６
で、基準となるクロック（REF CLK)の周波数とＶＣＯ５
の出力クロック（VCO CLK)の周波数とを比較して、両者
の差に比例したディジタル値の電圧を出力して、ディジ
タル／アナログ・コンバータ（以下ＤＡＣと称する）カ
ウンタ７に加え、ディジタル電圧値をカウントした後Ｄ
ＡＣ８に加える。
周波数をプルイン・レンジ内に引き込むためにキャリブ
レーション回路を用いて設定周波数（今の場合、REF CL
K の周波数）まで誘導する。即ち、図４に点線で囲んで
示すキャリブレーション回路において、ｆ−ＤＥＴ６
で、基準となるクロック（REF CLK)の周波数とＶＣＯ５
の出力クロック（VCO CLK)の周波数とを比較して、両者
の差に比例したディジタル値の電圧を出力して、ディジ
タル／アナログ・コンバータ（以下ＤＡＣと称する）カ
ウンタ７に加え、ディジタル電圧値をカウントした後Ｄ
ＡＣ８に加える。
【０００９】ＤＡＣ８では、ＤＡＣカウンタ７の出力の
カウント値により、例えば12ビットのディジタル信号を
アナログ値（例えば０〜５Ｖ）に変換して、スイッチ部
（以下ＳＷと称する）９に加える。ＳＷ９では、VCO CL
K の周波数がREF CLK の周波数に等しくなった時ＤＡＣ
８の出力を加算器４に加えるのを止めるが、等しくなる
まではＤＡＣ８のアナログ出力を加算器４に加える。以
下、前述した動作を繰り返す。
カウント値により、例えば12ビットのディジタル信号を
アナログ値（例えば０〜５Ｖ）に変換して、スイッチ部
（以下ＳＷと称する）９に加える。ＳＷ９では、VCO CL
K の周波数がREF CLK の周波数に等しくなった時ＤＡＣ
８の出力を加算器４に加えるのを止めるが、等しくなる
まではＤＡＣ８のアナログ出力を加算器４に加える。以
下、前述した動作を繰り返す。
【００１０】このようにして、電源のオン時、又はリセ
ット時に、周波数をプルイン・レンジ内に引き込むため
にキャリブレーション回路を用いて設定周波数まで誘導
する。
ット時に、周波数をプルイン・レンジ内に引き込むため
にキャリブレーション回路を用いて設定周波数まで誘導
する。
【００１１】
【発明が解決しようとする課題】しかしながら上述した
回路構成においては、一度周波数同期した後は、再度リ
セットが実行される以外はキャリブレーション回路は機
能しなかった。したがって、ノイズ等により周波数の同
期外れのような障害が生じた場合、リセットが実行され
ない限り同期外れのままであるという問題点があった。
回路構成においては、一度周波数同期した後は、再度リ
セットが実行される以外はキャリブレーション回路は機
能しなかった。したがって、ノイズ等により周波数の同
期外れのような障害が生じた場合、リセットが実行され
ない限り同期外れのままであるという問題点があった。
【００１２】又、このような障害が生じた場合、例えば
中継器として使用していると、復旧までの時間が非常に
長くなってしまうという問題点があった。したがっ本発
明の目的は、周波数の同期外れが生じたとき再同期の復
旧が速くなる周波数監視機能を有するＰＬＬキャリブレ
ーション回路を提供することにある。
中継器として使用していると、復旧までの時間が非常に
長くなってしまうという問題点があった。したがっ本発
明の目的は、周波数の同期外れが生じたとき再同期の復
旧が速くなる周波数監視機能を有するＰＬＬキャリブレ
ーション回路を提供することにある。
【００１３】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、位
相比較器100 で電圧制御発振器500 の出力クロックの位
相と基準クロックの位相との比較を行い位相差に対応す
る信号出力を、加算器400 で第２の入力端子に加えた信
号と加算した後電圧制御発振器500 に加え、基準クロッ
クの位相に位相同期したクロックを出力するＰＬＬ回路
と、電圧制御発振器500 の出力クロックの周波数と基準
クロックの周波数とを比較して差に比例する信号を出力
する周波数差検出部600 と、周波数差検出部600 の出力
信号をカウントしカウント値をアナログ信号に変換して
出力するディジタル／アナログ変換部800 と、電源のオ
ン時又はリセット時にはオンにしてディジタル／アナロ
グ変換部800 の出力を加算器400 の第２の入力端子に加
え、電圧制御発振器500 の出力クロックの位相が基準ク
ロックの位相に同期した後はオフにするスイッチ部900
とを有するキャリブレーション回路とで構成されるＰＬ
Ｌキャリブレーション回路において、周波数差検出部60
0に、電圧制御発振器500 の出力クロックの周波数の、
前記基準クロックの周波数に対する同期引込み幅を設定
し、同期引込み幅の上限及び下限周波数に対応する信号
を出力する同期引込み幅設定部130 を設け、電圧制御発
振器500 の出力クロックの位相が前記基準クロックの位
相に同期した時、ディジタル／アナログ変換部800 で前
記カウント値を保持するようにする。
回路の構成によって解決される。即ち図１において、位
相比較器100 で電圧制御発振器500 の出力クロックの位
相と基準クロックの位相との比較を行い位相差に対応す
る信号出力を、加算器400 で第２の入力端子に加えた信
号と加算した後電圧制御発振器500 に加え、基準クロッ
クの位相に位相同期したクロックを出力するＰＬＬ回路
と、電圧制御発振器500 の出力クロックの周波数と基準
クロックの周波数とを比較して差に比例する信号を出力
する周波数差検出部600 と、周波数差検出部600 の出力
信号をカウントしカウント値をアナログ信号に変換して
出力するディジタル／アナログ変換部800 と、電源のオ
ン時又はリセット時にはオンにしてディジタル／アナロ
グ変換部800 の出力を加算器400 の第２の入力端子に加
え、電圧制御発振器500 の出力クロックの位相が基準ク
ロックの位相に同期した後はオフにするスイッチ部900
とを有するキャリブレーション回路とで構成されるＰＬ
Ｌキャリブレーション回路において、周波数差検出部60
0に、電圧制御発振器500 の出力クロックの周波数の、
前記基準クロックの周波数に対する同期引込み幅を設定
し、同期引込み幅の上限及び下限周波数に対応する信号
を出力する同期引込み幅設定部130 を設け、電圧制御発
振器500 の出力クロックの位相が前記基準クロックの位
相に同期した時、ディジタル／アナログ変換部800 で前
記カウント値を保持するようにする。
【００１４】又、電圧制御発振器500)の出力クロックの
位相が前記基準クロックの位相に同期した後、電圧制御
発振器500 の出力クロックの周波数が同期引込み幅設定
部130 で設定される同期引込み幅の周波数範囲からはず
れた時には、スイッチ部900をオンにしてディジタル／
アナログ変換部800 の出力をスイッチ部900 を介して電
圧制御発振器500 に加えて、短時間に電圧制御発振器50
0 の出力クロックの位相を前記基準クロックの位相に同
期するように構成する。
位相が前記基準クロックの位相に同期した後、電圧制御
発振器500 の出力クロックの周波数が同期引込み幅設定
部130 で設定される同期引込み幅の周波数範囲からはず
れた時には、スイッチ部900をオンにしてディジタル／
アナログ変換部800 の出力をスイッチ部900 を介して電
圧制御発振器500 に加えて、短時間に電圧制御発振器50
0 の出力クロックの位相を前記基準クロックの位相に同
期するように構成する。
【００１５】
【作用】図１において、電圧制御発振器500 の出力クロ
ックの位相が前記基準クロックの位相に同期した時、デ
ィジタル／アナログ変換部800 では初期化せずに前記カ
ウント値を保持するようにする。
ックの位相が前記基準クロックの位相に同期した時、デ
ィジタル／アナログ変換部800 では初期化せずに前記カ
ウント値を保持するようにする。
【００１６】又、電圧制御発振器500 の出力クロックの
位相が前記基準クロックの位相に同期した後、電圧制御
発振器500 の出力クロックの周波数が同期引込み幅設定
部130 で設定される同期引込み幅の周波数範囲からはず
れた時には、スイッチ部900をオンにしてディジタル／
アナログ変換部800 の出力をスイッチ部900 を介して電
圧制御発振器500 に加える。
位相が前記基準クロックの位相に同期した後、電圧制御
発振器500 の出力クロックの周波数が同期引込み幅設定
部130 で設定される同期引込み幅の周波数範囲からはず
れた時には、スイッチ部900をオンにしてディジタル／
アナログ変換部800 の出力をスイッチ部900 を介して電
圧制御発振器500 に加える。
【００１７】ディジタル／アナログ変換部800 では初期
化せずに前記カウント値を保持しているため、電圧制御
発振器500 では、短時間に出力クロックの位相を前記基
準クロックの位相に同期することができる。
化せずに前記カウント値を保持しているため、電圧制御
発振器500 では、短時間に出力クロックの位相を前記基
準クロックの位相に同期することができる。
【００１８】この結果、ＰＬＬ回路で周波数同期が外れ
たとき再同期の復旧を速くすることが可能となる。
たとき再同期の復旧を速くすることが可能となる。
【００１９】
【実施例】図２は本発明の実施例のキャリブレーション
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【００２０】図３は実施例の動作を説明するためのフロ
ーチャートである。全図を通じて同一符号は同一対象物
を示す。 図２及び図３において、電源を投入（オン）した時、又
はリセット時、まず（ステップ１（Ｓ．１）） 内部ク
リア制御部10の出力のリセット信号により、図４に示す
ｆ−ＤＥＴ６内の基準クロック用カウンタ（以下REF CL
K 用カウンタと称する）11、VCO CLK用カウンタ12の初
期化を行う。この時、ＳＷ９はオンになっている。
ーチャートである。全図を通じて同一符号は同一対象物
を示す。 図２及び図３において、電源を投入（オン）した時、又
はリセット時、まず（ステップ１（Ｓ．１）） 内部ク
リア制御部10の出力のリセット信号により、図４に示す
ｆ−ＤＥＴ６内の基準クロック用カウンタ（以下REF CL
K 用カウンタと称する）11、VCO CLK用カウンタ12の初
期化を行う。この時、ＳＷ９はオンになっている。
【００２１】（Ｓ．２） REF CLK 用カウンタ11、及び
VCO CLK 用カウンタ12でカウントＵＰを開始する。 （Ｓ．３） REF CLK 用カウンタ11で、カウント値が予
め設定した値（図４に示すＶＣＯ５が立ち上がるまでの
時間に対応する値、仮にＣＣ１とする）に達したか否か
の判定を行う。ＣＣ１に達していない時には引き続きカ
ウントＵＰする。
VCO CLK 用カウンタ12でカウントＵＰを開始する。 （Ｓ．３） REF CLK 用カウンタ11で、カウント値が予
め設定した値（図４に示すＶＣＯ５が立ち上がるまでの
時間に対応する値、仮にＣＣ１とする）に達したか否か
の判定を行う。ＣＣ１に達していない時には引き続きカ
ウントＵＰする。
【００２２】（Ｓ．４） REF CLK 用カウンタ11でカウ
ント値がＣＣ１に達した時にはＶＣＯ５の出力クロック
（VCO CLK)の周波数がほぼ一定値に達したことを示して
おり、内部クリア制御部10の出力のリセット信号によ
り、再びREF CLK 用カウンタ11、及びVCO CLK用カウン
タ12を初期化する。
ント値がＣＣ１に達した時にはＶＣＯ５の出力クロック
（VCO CLK)の周波数がほぼ一定値に達したことを示して
おり、内部クリア制御部10の出力のリセット信号によ
り、再びREF CLK 用カウンタ11、及びVCO CLK用カウン
タ12を初期化する。
【００２３】（Ｓ．５） 再びREF CLK 用カウンタ11及
びVCO CLK用カウンタ12のカウントＵＰを開始する。 （Ｓ．６） 例えば、上記REF CLK の周波数を８ＭHz、
REF CLK 用カウンタ11を12ビット構成とすると、REF CL
K 用カウンタ11で"0" からスタートしてこの12ビットが
すべて"1" になるまでの時間（250 μＳ）に対応する値
（仮にＣＣ２とする）に達したか否かの判定を行う。Ｃ
Ｃ２に達していない時には引き続きカウントＵＰする。
びVCO CLK用カウンタ12のカウントＵＰを開始する。 （Ｓ．６） 例えば、上記REF CLK の周波数を８ＭHz、
REF CLK 用カウンタ11を12ビット構成とすると、REF CL
K 用カウンタ11で"0" からスタートしてこの12ビットが
すべて"1" になるまでの時間（250 μＳ）に対応する値
（仮にＣＣ２とする）に達したか否かの判定を行う。Ｃ
Ｃ２に達していない時には引き続きカウントＵＰする。
【００２４】（Ｓ．７） REF CLK 用カウンタ11でカウ
ント値がＣＣ２に達した時制御信号を出力して、同期監
視発生部13及び基準信号発生部14に加える。一方、図４
に示すＳＷ９は、今の場合オンになっているため、周波
数比較用のセレクタ15は実線で示す側に切替え接続され
ており、上述した制御信号により基準信号発生部14から
"1" のパルスを出力して、セレクタ15を介して位相比較
部16に加える。
ント値がＣＣ２に達した時制御信号を出力して、同期監
視発生部13及び基準信号発生部14に加える。一方、図４
に示すＳＷ９は、今の場合オンになっているため、周波
数比較用のセレクタ15は実線で示す側に切替え接続され
ており、上述した制御信号により基準信号発生部14から
"1" のパルスを出力して、セレクタ15を介して位相比較
部16に加える。
【００２５】（Ｓ．８） 位相比較部16にはVCO CLK用
カウンタ12からもその時点における"1" のパルスを加
え、基準信号発生部14から加えたパルスとの間でクロッ
クの位相の比較、即ちREF CLK とVCO CLK の周波数の比
較を行う。
カウンタ12からもその時点における"1" のパルスを加
え、基準信号発生部14から加えたパルスとの間でクロッ
クの位相の比較、即ちREF CLK とVCO CLK の周波数の比
較を行う。
【００２６】（Ｓ．９） 位相比較部16で周波数の比較
を行った結果、VCO CLK の周波数＜REF CLKの周波数の
時、即ち図４に示すＶＣＯ５の出力クロック（VCO CLK)
の周波数が基準クロックの周波数に達していない時に
は、このことを示す制御信号を周波数判定結果出力部18
を介してＤＡＣカウンタ７に加える。ＤＡＣカウンタ７
では、カウントを１だけＵＰする。その後、再び上述し
た（Ｓ．１）〜（Ｓ．８）を繰り返す。（図３に示すフ
ィードバック・ループ（ａ））。
を行った結果、VCO CLK の周波数＜REF CLKの周波数の
時、即ち図４に示すＶＣＯ５の出力クロック（VCO CLK)
の周波数が基準クロックの周波数に達していない時に
は、このことを示す制御信号を周波数判定結果出力部18
を介してＤＡＣカウンタ７に加える。ＤＡＣカウンタ７
では、カウントを１だけＵＰする。その後、再び上述し
た（Ｓ．１）〜（Ｓ．８）を繰り返す。（図３に示すフ
ィードバック・ループ（ａ））。
【００２７】（Ｓ．10） 上述した位相比較部16でREF
CLK とVCO CLK の周波数の比較を行った結果、VCO CLK
の周波数＞REF CLKの周波数の時、即ち図４に示すＶＣ
Ｏ５の出力周波数が基準クロックの周波数に達した時に
は、このことを示す制御信号をＳＷ９に加え、ＳＷ９を
オフにする。この結果、図４に示すキャリブレーション
回路のＤＡＣ８の出力は、ＰＬＬ回路の加算器４に加え
られなくなる。その後、再び上述した（Ｓ．１）〜
（Ｓ．７）を繰り返す。（図３に示すフィードバック・
ループ（ｂ））。
CLK とVCO CLK の周波数の比較を行った結果、VCO CLK
の周波数＞REF CLKの周波数の時、即ち図４に示すＶＣ
Ｏ５の出力周波数が基準クロックの周波数に達した時に
は、このことを示す制御信号をＳＷ９に加え、ＳＷ９を
オフにする。この結果、図４に示すキャリブレーション
回路のＤＡＣ８の出力は、ＰＬＬ回路の加算器４に加え
られなくなる。その後、再び上述した（Ｓ．１）〜
（Ｓ．７）を繰り返す。（図３に示すフィードバック・
ループ（ｂ））。
【００２８】（Ｓ．11） 前述した（Ｓ．７）で、ＳＷ
９がオフの時には、ＳＷ９からの制御信号によりセレク
タ15を点線の側に切替え接続する。そして、同期監視発
生部13で、ＰＬＬ回路のロックイン・レンジ幅（位相同
期範囲、仮に下限及び上限の周波数をそれぞれＣ1 、Ｃ
2 とする）を与えるデータを作り出して、セレクタ15を
介して位相比較部16に加える。
９がオフの時には、ＳＷ９からの制御信号によりセレク
タ15を点線の側に切替え接続する。そして、同期監視発
生部13で、ＰＬＬ回路のロックイン・レンジ幅（位相同
期範囲、仮に下限及び上限の周波数をそれぞれＣ1 、Ｃ
2 とする）を与えるデータを作り出して、セレクタ15を
介して位相比較部16に加える。
【００２９】位相比較部16で、VCO CLK の周波数が上記
ＰＬＬ回路のロックイン・レンジ幅（下限Ｃ1 、上限Ｃ
2)の中に入っているか否かを判定し、下限Ｃ1 ＜VCO CL
K の周波数＜上限Ｃ2 の時にはＶＣＯ５の出力クロック
の周波数はロックイン・レンジ幅内に引き込まれて安定
動作になったと判定して、上述した（Ｓ．４）〜（Ｓ．
７）及び（Ｓ．11)を繰り返す。（図３に示すフィード
バック・ループ（ｄ））。
ＰＬＬ回路のロックイン・レンジ幅（下限Ｃ1 、上限Ｃ
2)の中に入っているか否かを判定し、下限Ｃ1 ＜VCO CL
K の周波数＜上限Ｃ2 の時にはＶＣＯ５の出力クロック
の周波数はロックイン・レンジ幅内に引き込まれて安定
動作になったと判定して、上述した（Ｓ．４）〜（Ｓ．
７）及び（Ｓ．11)を繰り返す。（図３に示すフィード
バック・ループ（ｄ））。
【００３０】（Ｓ．12） 位相比較部16で、VCO CLK の
周波数が上記ＰＬＬ回路のロックイン・レンジ幅（下限
Ｃ1 、上限Ｃ2 ）の中に入っていないと判定した時に
は、図４に示すＳＷ９をオンにしてキャリブレーション
回路とＰＬＬ回路を接続した後、上述した（Ｓ．１）〜
（Ｓ．11）の動作を繰り返す。（図３に示すフィードバ
ック・ループ（ｃ））。
周波数が上記ＰＬＬ回路のロックイン・レンジ幅（下限
Ｃ1 、上限Ｃ2 ）の中に入っていないと判定した時に
は、図４に示すＳＷ９をオンにしてキャリブレーション
回路とＰＬＬ回路を接続した後、上述した（Ｓ．１）〜
（Ｓ．11）の動作を繰り返す。（図３に示すフィードバ
ック・ループ（ｃ））。
【００３１】この場合、（Ｓ．９）の動作、即ちＤＡＣ
カウンタ７では、リセット（初期化）していないため前
回のカウント値がそのまま使用でき、この値をＤＡＣ８
によりアナログ値に変換した後ＳＷ９、加算器４を介し
てＶＣＯ５に加えることにより、ＶＣＯ５の出力（VCO
CLK)の周波数は直ちにＰＬＬ回路のロックイン・レンジ
幅（下限Ｃ1 、上限Ｃ2 ）の中に引き込まれ、周波数は
安定する。
カウンタ７では、リセット（初期化）していないため前
回のカウント値がそのまま使用でき、この値をＤＡＣ８
によりアナログ値に変換した後ＳＷ９、加算器４を介し
てＶＣＯ５に加えることにより、ＶＣＯ５の出力（VCO
CLK)の周波数は直ちにＰＬＬ回路のロックイン・レンジ
幅（下限Ｃ1 、上限Ｃ2 ）の中に引き込まれ、周波数は
安定する。
【００３２】この結果、従来のＰＬＬ回路では、何らか
の原因で周波数の同期が外れた場合、ＤＡＣカウンタ７
にもリセットがかかり初期状態からキャリブレーション
がかかるため、再同期には電源オン、リセット時と同等
の時間が必要であったが、本発明の回路を用いた場合に
は、一度同期した後はその同期時のＶＣＯの電圧をＤＡ
Ｃカウンタに保持しているため、従来の回路に比べ再同
期の復旧が速くなる。
の原因で周波数の同期が外れた場合、ＤＡＣカウンタ７
にもリセットがかかり初期状態からキャリブレーション
がかかるため、再同期には電源オン、リセット時と同等
の時間が必要であったが、本発明の回路を用いた場合に
は、一度同期した後はその同期時のＶＣＯの電圧をＤＡ
Ｃカウンタに保持しているため、従来の回路に比べ再同
期の復旧が速くなる。
【００３３】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬ回路で周波数同期が外れたとき再同期の復旧を速く
することが可能となる。
ＬＬ回路で周波数同期が外れたとき再同期の復旧を速く
することが可能となる。
【図１】は本発明の原理図、
【図２】は本発明の実施例のキャリブレーション回路の
構成を示すブロック図、
構成を示すブロック図、
【図３】は実施例の動作を説明するためのフローチャー
ト、
ト、
【図４】は一例のＰＬＬ回路とキャリブレーション回路
の構成を示すブロック図である。
の構成を示すブロック図である。
100は位相比較器、130 は同期引込み幅設定部、400 は
加算器、500 は電圧制御発振器、600 は周波数差検出
部、800 はディジタル／アナログ変換部、900 はスイッ
チ部を示す。
加算器、500 は電圧制御発振器、600 は周波数差検出
部、800 はディジタル／アナログ変換部、900 はスイッ
チ部を示す。
Claims (1)
- 【請求項１】 位相比較器(100) で電圧制御発振器(50
0) の出力クロックの位相と基準クロックの位相との比
較を行い位相差に対応する信号出力を、加算器(400) で
第２の入力端子に加えた信号と加算した後該電圧制御発
振器(500) に加え、該基準クロックの位相に位相同期し
たクロックを出力するＰＬＬ回路と、 該電圧制御発振器(500) の出力クロックの周波数と該基
準クロックの周波数とを比較して差に比例する信号を出
力する周波数差検出部(600) と、該周波数差検出部(60
0) の出力信号をカウントし該カウント値をアナログ信
号に変換して出力するディジタル／アナログ変換部(80
0) と、電源のオン時又はリセット時にはオンにして該
ディジタル／アナログ変換部(800) の出力を該加算器(4
00) の第２の入力端子に加え、該電圧制御発振器(500)
の出力クロックの位相が該基準クロックの位相に同期し
た後はオフにするスイッチ部(900) とを有するキャリブ
レーション回路とで構成されるＰＬＬキャリブレーショ
ン回路において、 前記周波数差検出部(600) に、 前記電圧制御発振器(500) の出力クロックの周波数の、
前記基準クロックの周波数に対する同期引込み幅を設定
し、該同期引込み幅の上限及び下限周波数に対応する信
号を出力する同期引込み幅設定部(130) を設け、 前記電圧制御発振器(500) の出力クロックの位相が前記
基準クロックの位相に同期した時、前記ディジタル／ア
ナログ変換部(800) で前記カウント値を保持するように
し、 前記電圧制御発振器(500) の出力クロックの位相が前記
基準クロックの位相に同期した後、前記電圧制御発振器
(500) の出力クロックの周波数が該同期引込み幅設定部
(130) で設定される同期引込み幅の周波数範囲からはず
れた時には、前記スイッチ部(900) をオンにして前記デ
ィジタル／アナログ変換部(800) の出力を前記スイッチ
部(900) を介して前記電圧制御発振器(500) に加えて、
短時間に前記電圧制御発振器(500) の出力クロックの位
相を前記基準クロックの位相に同期する構成にしたこと
を特徴とする周波数監視機能を有するＰＬＬキャリブレ
ーション回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065463A JPH05268078A (ja) | 1992-03-24 | 1992-03-24 | 周波数監視機能を有するｐｌｌキャリブレーション回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065463A JPH05268078A (ja) | 1992-03-24 | 1992-03-24 | 周波数監視機能を有するｐｌｌキャリブレーション回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268078A true JPH05268078A (ja) | 1993-10-15 |
Family
ID=13287846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065463A Withdrawn JPH05268078A (ja) | 1992-03-24 | 1992-03-24 | 周波数監視機能を有するｐｌｌキャリブレーション回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268078A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498536B1 (en) | 1999-05-13 | 2002-12-24 | Nec Corporation | Oscillating circuit for producing an output signal synchronous with an input signal |
| US6801093B2 (en) | 2001-05-29 | 2004-10-05 | Nec Corporation | Frequency synchronous apparatus and frequency synchronous control method |
| US7546097B2 (en) | 2002-03-06 | 2009-06-09 | Qualcomm Incorporated | Calibration techniques for frequency synthesizers |
| WO2009113466A1 (ja) * | 2008-03-12 | 2009-09-17 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JPWO2008114421A1 (ja) * | 2007-03-20 | 2010-07-01 | パイオニア株式会社 | 物性状態検出装置および物性状態検出方法 |
-
1992
- 1992-03-24 JP JP4065463A patent/JPH05268078A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498536B1 (en) | 1999-05-13 | 2002-12-24 | Nec Corporation | Oscillating circuit for producing an output signal synchronous with an input signal |
| US6801093B2 (en) | 2001-05-29 | 2004-10-05 | Nec Corporation | Frequency synchronous apparatus and frequency synchronous control method |
| US7546097B2 (en) | 2002-03-06 | 2009-06-09 | Qualcomm Incorporated | Calibration techniques for frequency synthesizers |
| US8019301B2 (en) | 2002-03-06 | 2011-09-13 | Qualcomm Incorporated | Calibration techniques for frequency synthesizers |
| JPWO2008114421A1 (ja) * | 2007-03-20 | 2010-07-01 | パイオニア株式会社 | 物性状態検出装置および物性状態検出方法 |
| US8138746B2 (en) | 2007-03-20 | 2012-03-20 | Pioneer Corporation | Physical properties detection device and physical properties detection method |
| WO2009113466A1 (ja) * | 2008-03-12 | 2009-09-17 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP2009219041A (ja) * | 2008-03-12 | 2009-09-24 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| US8466724B2 (en) | 2008-03-12 | 2013-06-18 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |