JPH03231173A - ハザード検出方法 - Google Patents
ハザード検出方法Info
- Publication number
- JPH03231173A JPH03231173A JP2027573A JP2757390A JPH03231173A JP H03231173 A JPH03231173 A JP H03231173A JP 2027573 A JP2027573 A JP 2027573A JP 2757390 A JP2757390 A JP 2757390A JP H03231173 A JPH03231173 A JP H03231173A
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- JP
- Japan
- Prior art keywords
- circuit
- signals
- circuits
- input
- exclusive
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の論理二値信号のハザード検出方法に関す
る。
る。
従来、この種のハザード検出方法は、タイミングシミュ
レーションを行なった後、再度ハザード検出用シミュレ
ーションを行なって、ハザードが発生または発生する危
険性のあるテストパターンの箇所を検出する方法で行な
っていた。
レーションを行なった後、再度ハザード検出用シミュレ
ーションを行なって、ハザードが発生または発生する危
険性のあるテストパターンの箇所を検出する方法で行な
っていた。
上述した従来のハザード検出方法は、タイミング・シミ
ュレーションを行なうことにより実際にハザードが発生
するテストパターンの箇所しか検出できず、また、再度
ハザード検出用のシミュレーションを行うことによりハ
ザード発生する危険性のあるテストパターンの箇所が検
出できるようになっているので、ハザード検出のために
結局２度シミュレーションを行う必要があり、ＬＳＩの
大規模化に伴ない、テストパターンの長さも増大しつつ
あるので、１回のシミュレーション時間も非常に長く、
また、２度手間となり効果的な論理回路の設計ができな
いという欠点がある。
ュレーションを行なうことにより実際にハザードが発生
するテストパターンの箇所しか検出できず、また、再度
ハザード検出用のシミュレーションを行うことによりハ
ザード発生する危険性のあるテストパターンの箇所が検
出できるようになっているので、ハザード検出のために
結局２度シミュレーションを行う必要があり、ＬＳＩの
大規模化に伴ない、テストパターンの長さも増大しつつ
あるので、１回のシミュレーション時間も非常に長く、
また、２度手間となり効果的な論理回路の設計ができな
いという欠点がある。
本発明のハザード検出方法は、ハザードが検査される複
数の論理二値信号を第１．第２および第３の論理二値信
号から成る最大三個の論理二値信号を−ブロック検査回
路の入力信号として分割された複数のブロック検査回路
から成り、前記各ブロック検査回路は前記第１．第２お
よび第３の論理二値信号のそれぞれとクロック信号とを
入力信号とする第１．第２および第３の７９７７７０７
１回路と、前記第１の論理二値信号と前記第１のフリッ
プフロップ回路の出力信号とを入力とする第１の排他的
ＯＲ回路と、前記第２の論理二値信号と前記第２の７９
７７７０７１回路の出力信号とを入力する第２の排他的
ＯＲ回路と、前記第３の論理二値信号と前記第３のフリ
ップフロップ回路の出力信号とを入力する第３の排他的
ＯＲ回路と、前記第１と第２の論理二値信号を入力とす
る第４の排他的ＯＲ回路と、前記第２と第３の論理二値
信号を入力とする第５の排他的ＯＲ回路と、前記第３と
第２の論理二値信号を入力とする第６の排他的ＯＲ回路
と、前記第１．第２および第４の排他的０８回路の出力
信号を入力とする第１のＡ Ｄ Ｎ回路と、前記第２．
第３および第５の排他的ＯＲ回路の出力信号を入力とす
る第２のＡＮＤ回路と、前記第３．第１および第６の排
他的ＯＲ回路の出力信号を入力とする第３のＡＮＤ回路
と、前記第１．第２および第３のＡＮＤ回路の出力信号
を入力とする三入力ＯＲ回路とを備え、前記複数のブロ
ック検査回路内のそれぞれの前記三入力ＯＲ回路の出力
信号を入力とする複数入力ＯＲ回路とを有している。
数の論理二値信号を第１．第２および第３の論理二値信
号から成る最大三個の論理二値信号を−ブロック検査回
路の入力信号として分割された複数のブロック検査回路
から成り、前記各ブロック検査回路は前記第１．第２お
よび第３の論理二値信号のそれぞれとクロック信号とを
入力信号とする第１．第２および第３の７９７７７０７
１回路と、前記第１の論理二値信号と前記第１のフリッ
プフロップ回路の出力信号とを入力とする第１の排他的
ＯＲ回路と、前記第２の論理二値信号と前記第２の７９
７７７０７１回路の出力信号とを入力する第２の排他的
ＯＲ回路と、前記第３の論理二値信号と前記第３のフリ
ップフロップ回路の出力信号とを入力する第３の排他的
ＯＲ回路と、前記第１と第２の論理二値信号を入力とす
る第４の排他的ＯＲ回路と、前記第２と第３の論理二値
信号を入力とする第５の排他的ＯＲ回路と、前記第３と
第２の論理二値信号を入力とする第６の排他的ＯＲ回路
と、前記第１．第２および第４の排他的０８回路の出力
信号を入力とする第１のＡ Ｄ Ｎ回路と、前記第２．
第３および第５の排他的ＯＲ回路の出力信号を入力とす
る第２のＡＮＤ回路と、前記第３．第１および第６の排
他的ＯＲ回路の出力信号を入力とする第３のＡＮＤ回路
と、前記第１．第２および第３のＡＮＤ回路の出力信号
を入力とする三入力ＯＲ回路とを備え、前記複数のブロ
ック検査回路内のそれぞれの前記三入力ＯＲ回路の出力
信号を入力とする複数入力ＯＲ回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の示す回路図、第２図は本実
施例内の信号のタイムチャートを示す図である。
施例内の信号のタイムチャートを示す図である。
第１図において、本実施例はハザードが検査される複数
の論理二値信号Ａ、Ｂ、Ｃ〜Ｉを（Ａ。
の論理二値信号Ａ、Ｂ、Ｃ〜Ｉを（Ａ。
Ｂ、Ｃ）、（Ｄ、Ｅ、Ｆ）および（Ｇ、Ｈ，Ｉ＞に分割
された最大三個の論理二値信号を−ブロック検査回路の
入力信号として複数のブロック検査回路１８，１９．２
０から成り、ブロック検査回路１８はＡ、Ｂ、Ｃの論理
二値信号のそれぞれとクロック信号（ＣＬＫ）とを入力
信号とする７９７７７０７１回路（以下Ｆ／Ｆと記す）
２，３４と、論理二値信号ＡとＦ 、／ Ｆ ２の出力
信号とを入力とする第１の排他的ＯＲ回路（以下ＥＸＯ
Ｒと記す）と、論理二値信号ＢとＦ／Ｆ３の出力信号と
を入力とするＥＸＯＲ７と、論理二値信号ＣとＦ／Ｆ４
の出力信号とを入力とするＥＸＯＲ９と、論理二値信号
Ａ、Ｂを入力とするＥＸＯＲ６と、論理二値信号Ｂ、Ｃ
を入力とするＥＸＯＲ８と、論理二値信号Ｃ，Ａを入力
とするＥＸＯＲｌｏと、ＥＸＯＲ５，６，７の出力信号
を入力とする三入力ＡＮＤ回路（以下ＡＮＤと記す）１
１と、ＥＸＯＲ７，８，９の出力信号を入力とするＡＮ
Ｄｌ ２と、ＥＸＯＲ５，９，１０の出力信号を入力と
するＡＮＤ １３と、ＡＮＤＩｌ、１２゜１３の出力信
号を人力とする三入力ＯＲ回路１４とを備え、ブロック
検査回路１８，１９．２０内のそれぞれの三入力ＯＲ回
路１４の出力信号を入力とする三入力ＯＲ回路２１とを
有して複数の論理二値信号Ａ、Ｂ〜Ｉのハザードを検出
する。
された最大三個の論理二値信号を−ブロック検査回路の
入力信号として複数のブロック検査回路１８，１９．２
０から成り、ブロック検査回路１８はＡ、Ｂ、Ｃの論理
二値信号のそれぞれとクロック信号（ＣＬＫ）とを入力
信号とする７９７７７０７１回路（以下Ｆ／Ｆと記す）
２，３４と、論理二値信号ＡとＦ 、／ Ｆ ２の出力
信号とを入力とする第１の排他的ＯＲ回路（以下ＥＸＯ
Ｒと記す）と、論理二値信号ＢとＦ／Ｆ３の出力信号と
を入力とするＥＸＯＲ７と、論理二値信号ＣとＦ／Ｆ４
の出力信号とを入力とするＥＸＯＲ９と、論理二値信号
Ａ、Ｂを入力とするＥＸＯＲ６と、論理二値信号Ｂ、Ｃ
を入力とするＥＸＯＲ８と、論理二値信号Ｃ，Ａを入力
とするＥＸＯＲｌｏと、ＥＸＯＲ５，６，７の出力信号
を入力とする三入力ＡＮＤ回路（以下ＡＮＤと記す）１
１と、ＥＸＯＲ７，８，９の出力信号を入力とするＡＮ
Ｄｌ ２と、ＥＸＯＲ５，９，１０の出力信号を入力と
するＡＮＤ １３と、ＡＮＤＩｌ、１２゜１３の出力信
号を人力とする三入力ＯＲ回路１４とを備え、ブロック
検査回路１８，１９．２０内のそれぞれの三入力ＯＲ回
路１４の出力信号を入力とする三入力ＯＲ回路２１とを
有して複数の論理二値信号Ａ、Ｂ〜Ｉのハザードを検出
する。
次に、本実施例のハザード検出方法の動作について第１
図、第２図を併用して説明する。
図、第２図を併用して説明する。
第２図において、ＣＬＫの立上り３０に対し、三入力の
ＡＮＤＩへ入力される論理二値信号Ａ。
ＡＮＤＩへ入力される論理二値信号Ａ。
Ｂ、Ｃがタイミング３１で変化した場合、ＣＬＫの立上
り３２でラッチされた結果であるＦ／Ｆ２．３の出力２
−Ｑ、３−Ｑは立上り３３．３４のようになる（４−Ｑ
はハイレベルのまま）。
り３２でラッチされた結果であるＦ／Ｆ２．３の出力２
−Ｑ、３−Ｑは立上り３３．３４のようになる（４−Ｑ
はハイレベルのまま）。
さらにＥＸＯＲ５，７に出力は波形３５．３６のように
なり（６の出力はハイレベルのまま）、よってＡＮＤＩ
Ｉの出力は波形３７のようになる。この時、他のＡＮＤ
Ｉ２．１３の出力は、ロウレベルのままとなり、よって
３人力ＯＲ１４の出力は波形３８のようになる。さらに
この出力は三入力０Ｒ２１を通って外部出力端子２２か
ら波形２８のようなＣＬＫの半クロック間ハイレベルと
なるような信号３８が出力されることにより、ハザード
３９を検出できたことになる。
なり（６の出力はハイレベルのまま）、よってＡＮＤＩ
Ｉの出力は波形３７のようになる。この時、他のＡＮＤ
Ｉ２．１３の出力は、ロウレベルのままとなり、よって
３人力ＯＲ１４の出力は波形３８のようになる。さらに
この出力は三入力０Ｒ２１を通って外部出力端子２２か
ら波形２８のようなＣＬＫの半クロック間ハイレベルと
なるような信号３８が出力されることにより、ハザード
３９を検出できたことになる。
また波形４０は信号Ａのみ変化した場合、さらに４１は
信号Ａ、Ｂ共に同方向のレベルに変化した場合を示して
いるがこの時は当然外部端子２２からはハザードは検出
されない。
信号Ａ、Ｂ共に同方向のレベルに変化した場合を示して
いるがこの時は当然外部端子２２からはハザードは検出
されない。
さらに三人力ＮＡＮＤ回路１６及び三入力ＯＲゲート１
７において波形３１と同様のタイミング信号が入力され
た場合、それぞれのブロック検出回路１９．２ｏより、
ハイレベル信号が出力され、三入力ＯＲ２１を通してハ
ザード検出の信号が出力端子２２に出力される。
７において波形３１と同様のタイミング信号が入力され
た場合、それぞれのブロック検出回路１９．２ｏより、
ハイレベル信号が出力され、三入力ＯＲ２１を通してハ
ザード検出の信号が出力端子２２に出力される。
以上説明したように本発明は、タイミングを検証しよう
とする複数の論理二値信号を最大三個の論理二値信号の
分割したそれぞれ三個の論理二値信号を−ブロックとし
て、ブロック別にハザードを検出し、その出力を複数入
力ＯＲ回路に接続して前ハザードを検出することにより
、タイミングシミュレーション１回のみを行なうたけて
°リアルタイムでハザードの発生または危険性のあるテ
ストパターンの箇所をすぐに検出でき、従来より効率的
ｆ（Ｌ Ｓ Ｉ設計を一層可能にする効果がある。
とする複数の論理二値信号を最大三個の論理二値信号の
分割したそれぞれ三個の論理二値信号を−ブロックとし
て、ブロック別にハザードを検出し、その出力を複数入
力ＯＲ回路に接続して前ハザードを検出することにより
、タイミングシミュレーション１回のみを行なうたけて
°リアルタイムでハザードの発生または危険性のあるテ
ストパターンの箇所をすぐに検出でき、従来より効率的
ｆ（Ｌ Ｓ Ｉ設計を一層可能にする効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本実
施例内の信号をタイムチャートを示す図である。 １．１１，１２．１３・・・三入力ＡＮＤ回路（ＡＮＩ
））、２．３．４・・・フリップフロップ回路（Ｆ７・
Ｆ）−５，６，７，８，９，１０・・・排他的ＯＲ回路
、１６・・・三人力ＮＡＮＤ回路、１４，１７゜２１・
・・三入力ＯＲ回路、１８，１９．２０・・・ブロック
回路、２３・・・ハザード検出回路。
施例内の信号をタイムチャートを示す図である。 １．１１，１２．１３・・・三入力ＡＮＤ回路（ＡＮＩ
））、２．３．４・・・フリップフロップ回路（Ｆ７・
Ｆ）−５，６，７，８，９，１０・・・排他的ＯＲ回路
、１６・・・三人力ＮＡＮＤ回路、１４，１７゜２１・
・・三入力ＯＲ回路、１８，１９．２０・・・ブロック
回路、２３・・・ハザード検出回路。
Claims (1)
- ハザードが検査される複数の論理二値信号を第１、第２
および第３の論理二値信号から成る最大三個の論理二値
信号を一ブロック検査回路の入力信号として分割された
複数のブロック検査回路から成り、前記各ブロック検査
回路は前記第１、第２および第３の論理二値信号のそれ
ぞれとクロック信号とを入力信号とする第１、第２およ
び第３のフリップフロップ回路と、前記第１の論理二値
信号と前記第１のフリップフロップ回路の出力信号とを
入力とする第１の排他的ＯＲ回路と、前記第２の論理二
値信号と前記第２のフリップフロップ回路の出力信号と
を入力する第２の排他的ＯＲ回路と、前記第３の論理二
値信号と前記第３のフリップフロップ回路の出力信号と
を入力する第３の排他的ＯＲ回路と、前記第１と第２の
論理二値信号を入力とする第４の排他的ＯＲ回路と、前
記第２と第３の論理二値信号を入力とする第５の排他的
ＯＲ回路と、前記第３と第２の論理二値信号を入力とす
る第６の排他的ＯＲ回路と、前記第１、第２および第４
の排他的ＯＲ回路の出力信号を入力とする第１のＡＤＮ
回路と、前記第２、第３および第５の排他的ＯＲ回路の
出力信号を入力とする第２のＡＮＤ回路と、前記第３、
第１および第６の排他的ＯＲ回路の出力信号を入力とす
る第３のＡＮＤ回路と、前記第１、第２および第３のＡ
ＮＤ回路の出力信号を入力とする三入力ＯＲ回路とを備
え、前記複数のブロック検査回路内のそれぞれの前記三
入力ＯＲ回路の出力信号を入力とする複数入力ＯＲ回路
とを有して複数の論理二値信号のハザードを検出するこ
とを特徴とするハザード検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027573A JPH03231173A (ja) | 1990-02-06 | 1990-02-06 | ハザード検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027573A JPH03231173A (ja) | 1990-02-06 | 1990-02-06 | ハザード検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231173A true JPH03231173A (ja) | 1991-10-15 |
Family
ID=12224746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027573A Pending JPH03231173A (ja) | 1990-02-06 | 1990-02-06 | ハザード検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
-
1990
- 1990-02-06 JP JP2027573A patent/JPH03231173A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
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