JPH02105943A - シミュレーション方式 - Google Patents
シミュレーション方式Info
- Publication number
- JPH02105943A JPH02105943A JP63258474A JP25847488A JPH02105943A JP H02105943 A JPH02105943 A JP H02105943A JP 63258474 A JP63258474 A JP 63258474A JP 25847488 A JP25847488 A JP 25847488A JP H02105943 A JPH02105943 A JP H02105943A
- Authority
- JP
- Japan
- Prior art keywords
- conflict
- circuit
- input terminal
- simulation
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルＬＳＩ等のシミュレーション方式
に関し、特にゲートアレイ等のセミカスタムＬＳＩのタ
イミング解析にかかるシミュレーション方式に関する。
に関し、特にゲートアレイ等のセミカスタムＬＳＩのタ
イミング解析にかかるシミュレーション方式に関する。
従来、この種のシミュレーション方式では、第４図に示
すように回路内部のフリップフロップにおけるセットア
ツプタイムやホールドタイムのチエツクを行うことが可
能であったが競合が生じたフリップフロップとパターン
数のみしか検出できないため、前記競合の原因を調べる
ためには、当該フリップフロップの周辺回路を指定し、
シミュレーションをやり直す必要があった。
すように回路内部のフリップフロップにおけるセットア
ツプタイムやホールドタイムのチエツクを行うことが可
能であったが競合が生じたフリップフロップとパターン
数のみしか検出できないため、前記競合の原因を調べる
ためには、当該フリップフロップの周辺回路を指定し、
シミュレーションをやり直す必要があった。
上述した従来のシミュレーション方式は、回路内で生じ
た競合を検出する際に、フリップフロップ名とパターン
のみしか検出できないため、前記競合の原因を特定する
ことが困難であり、このなめ前記競合の対策を講するこ
とが困難あるという欠点がある。
た競合を検出する際に、フリップフロップ名とパターン
のみしか検出できないため、前記競合の原因を特定する
ことが困難であり、このなめ前記競合の対策を講するこ
とが困難あるという欠点がある。
上述した従来のシミュレーション方式に対し、本発明は
シミュレート時にシミュレートされた当該回路の各時刻
の素子の動作を記憶する手段と、競合発生時、前記記憶
手段によって記憶された動作に基き競合発生時の素子の
動作をバックトレースできる手段を有し、前記競合の原
因となる外部入力端子を検出できるという相違点を有す
る。
シミュレート時にシミュレートされた当該回路の各時刻
の素子の動作を記憶する手段と、競合発生時、前記記憶
手段によって記憶された動作に基き競合発生時の素子の
動作をバックトレースできる手段を有し、前記競合の原
因となる外部入力端子を検出できるという相違点を有す
る。
本発明のシミュレーション方式は、論理回路の動作をシ
ミュレートするシミュレーション方式において、シミュ
レート時に回路内の各時刻の素子の動作を記憶する記憶
手段と、当該回路内に存在するフリップフロップの指定
された入力間にイベントが生じたか否かを判定する手段
と、イベントが生じないフリップ７０ツブとこの入力端
子対を検出する競合検出手段と、該競合検出手段により
検出された当該入力端子対より、前記記憶手段によって
記憶された当該回路内の素子の動作に基きバックトレー
スを行い前記競合の原因となる当該回路の外部入力端子
を検出するバックトレース手段と、当該回路動作のシミ
ュレート結果と前記バックトレース手段によって検出さ
れた外部入力端子を表示する結果出力手段とを有してい
る。
ミュレートするシミュレーション方式において、シミュ
レート時に回路内の各時刻の素子の動作を記憶する記憶
手段と、当該回路内に存在するフリップフロップの指定
された入力間にイベントが生じたか否かを判定する手段
と、イベントが生じないフリップ７０ツブとこの入力端
子対を検出する競合検出手段と、該競合検出手段により
検出された当該入力端子対より、前記記憶手段によって
記憶された当該回路内の素子の動作に基きバックトレー
スを行い前記競合の原因となる当該回路の外部入力端子
を検出するバックトレース手段と、当該回路動作のシミ
ュレート結果と前記バックトレース手段によって検出さ
れた外部入力端子を表示する結果出力手段とを有してい
る。
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例のフローチャートである。第
１図において、本発明の一実施例は、論理回路の動作を
シミュレートするシミュレート手段１０２を有するシミ
ュレート方式で、シミュレート開始手段１００により開
始し、その開始時に回路の各時刻の素子の動作を記憶す
る記憶手段１０４と、論理回路内に存在するフリップフ
ロップの入力間にイベントが生じたか否かを判定する手
段と、イベントが生じないフリップフロップとこの入力
端子対を検出する競合検出手段１０５と、競合検出手段
１０５により検出された入力端子対より、記憶手段１０
４によって記憶された論理回路の素子の動作に基きバッ
クトレースを行い競合の原因となる論理回路の外部入力
端子を検出、するバックトレース手段１０７と、論理回
路動作のシミュレート結果と、バックトレース手段１０
７によって検出された外部入力端子を表示する結果出力
手段１０９とを含む。
１図において、本発明の一実施例は、論理回路の動作を
シミュレートするシミュレート手段１０２を有するシミ
ュレート方式で、シミュレート開始手段１００により開
始し、その開始時に回路の各時刻の素子の動作を記憶す
る記憶手段１０４と、論理回路内に存在するフリップフ
ロップの入力間にイベントが生じたか否かを判定する手
段と、イベントが生じないフリップフロップとこの入力
端子対を検出する競合検出手段１０５と、競合検出手段
１０５により検出された入力端子対より、記憶手段１０
４によって記憶された論理回路の素子の動作に基きバッ
クトレースを行い競合の原因となる論理回路の外部入力
端子を検出、するバックトレース手段１０７と、論理回
路動作のシミュレート結果と、バックトレース手段１０
７によって検出された外部入力端子を表示する結果出力
手段１０９とを含む。
第２図は本発明の一実施例によりシミュレーションされ
る回路例を示し、第４図は回路例の動作を説明する図で
ある。第２図において、ＡＮＤゲート２０１，２０２は
、それぞれ、遅延時間３゜４を持ち、フリップフロップ
２０３は、データ端子■！とクロック端子Ｉ２の間にセ
ットアツプタイム、ホールドタイムをそれぞれ２持っ、
バッファ２０４は、遅延時間６を持っている。なお、２
１０．２１１，２１２，２１３は外部入力端子で、ＡＮ
Ｄゲート２０１，２０２およびバッファ２０４に接続合
れている。
る回路例を示し、第４図は回路例の動作を説明する図で
ある。第２図において、ＡＮＤゲート２０１，２０２は
、それぞれ、遅延時間３゜４を持ち、フリップフロップ
２０３は、データ端子■！とクロック端子Ｉ２の間にセ
ットアツプタイム、ホールドタイムをそれぞれ２持っ、
バッファ２０４は、遅延時間６を持っている。なお、２
１０．２１１，２１２，２１３は外部入力端子で、ＡＮ
Ｄゲート２０１，２０２およびバッファ２０４に接続合
れている。
第３図は本発明を説明する第２図の論理回路の動作例で
各時刻における内部素子の入出力の値を示している。開
始手段１００により時刻Ｏでシミュレーションを開始す
る０時刻１のとき、外部入力端子２１０〜２１３に入力
端子゛Ｏ”が与えられる。この入力信号に基き回路動作
シミュレート１０２により論１１Ｉ！回路の動作のシミ
ュレーションを行う、この結果ＡＮＤゲート２０１，２
０２およびフリップフロップ２０３の値はそれぞれ“０
”になる、このとき、イベントが発生したため、回路状
態記憶手段１０４はイベントが生じた時刻“１”と論理
回路側内の素子の値“Ｏｉ＋を記憶する１次に競合検出
手段１０５は論理回路例に存在するフリップフロップ２
０３の入力端子１１＋Ｉ２’において、競合が生じたが
否がを調べる０時刻１ではフリップフロップ２０３のク
ロック端子工２はオンしていないため、競合は生じてい
ないと競合判定手段１０６により判定され、時刻１のシ
ミュレーション結果をシミュレーション結果出力手段１
０９から出力する０次にシミュレーション手段１０２は
時刻に１を加えて時刻２のシミュレーションを行う、同
様にシミュレーション手段１０２は時刻８までシミュレ
ーションを行う、このうち、時刻４１時刻６１時刻７で
は、イベントが発生しないなめ、回路状態記憶を実行せ
ず、次の時刻のシミュレーションを実行する。時刻８の
とき、フリップフロップ２０３のクロック端子■２がオ
ンする。このとき、フリップフロップのデータ端子ＩＩ
が時刻８以前に変化した時刻を調べる。前記例では、フ
リップフロップ２０３のデータ入力端子に接続されてい
るゲート２０２の出力の値が時刻８以前に変化していな
いため、競合判定手段は競合が生じていないと判定する
。
各時刻における内部素子の入出力の値を示している。開
始手段１００により時刻Ｏでシミュレーションを開始す
る０時刻１のとき、外部入力端子２１０〜２１３に入力
端子゛Ｏ”が与えられる。この入力信号に基き回路動作
シミュレート１０２により論１１Ｉ！回路の動作のシミ
ュレーションを行う、この結果ＡＮＤゲート２０１，２
０２およびフリップフロップ２０３の値はそれぞれ“０
”になる、このとき、イベントが発生したため、回路状
態記憶手段１０４はイベントが生じた時刻“１”と論理
回路側内の素子の値“Ｏｉ＋を記憶する１次に競合検出
手段１０５は論理回路例に存在するフリップフロップ２
０３の入力端子１１＋Ｉ２’において、競合が生じたが
否がを調べる０時刻１ではフリップフロップ２０３のク
ロック端子工２はオンしていないため、競合は生じてい
ないと競合判定手段１０６により判定され、時刻１のシ
ミュレーション結果をシミュレーション結果出力手段１
０９から出力する０次にシミュレーション手段１０２は
時刻に１を加えて時刻２のシミュレーションを行う、同
様にシミュレーション手段１０２は時刻８までシミュレ
ーションを行う、このうち、時刻４１時刻６１時刻７で
は、イベントが発生しないなめ、回路状態記憶を実行せ
ず、次の時刻のシミュレーションを実行する。時刻８の
とき、フリップフロップ２０３のクロック端子■２がオ
ンする。このとき、フリップフロップのデータ端子ＩＩ
が時刻８以前に変化した時刻を調べる。前記例では、フ
リップフロップ２０３のデータ入力端子に接続されてい
るゲート２０２の出力の値が時刻８以前に変化していな
いため、競合判定手段は競合が生じていないと判定する
。
時刻９のとき、フリップフロップ２０３のデータ端子■
１に接続されているゲート２０２の値が” ｏ ”から
１′″へ変化する。このとき、競合判定手段１０６では
フリップフロップ２０３のクロック端子Ｉ２に接続され
るゲート２０４の出力がオンしている時刻を調べ、ゲー
ト２０４の出力が時刻８で変化しているため、フリップ
フロップ２０３のホールドタイム２を満足していないと
判定し、バックトレース手段１０７によりバックトレー
スを行う。
１に接続されているゲート２０２の値が” ｏ ”から
１′″へ変化する。このとき、競合判定手段１０６では
フリップフロップ２０３のクロック端子Ｉ２に接続され
るゲート２０４の出力がオンしている時刻を調べ、ゲー
ト２０４の出力が時刻８で変化しているため、フリップ
フロップ２０３のホールドタイム２を満足していないと
判定し、バックトレース手段１０７によりバックトレー
スを行う。
バックトレース手段１０７は競合が生じたフリップフロ
ップ２０３の入力端子Ｉ、、Ｉ２を始点に、競合を生ぜ
しめた信号の伝播経路を前段階で記憶された論理回路の
動作に基き、逆方向にトレースすることによって実行す
る。ここでは、競合の生じたフリップフロラ１２０３の
データ端子１１を例にとる０時刻９で競合を生じたフリ
ップフロップ２０３のデータ端子工１は、時刻８で変化
している。フリップフロラ１２０３のデータ端子はゲー
ト２０２に接続されているため、ゲート２０２ヘトレー
スを行う、ゲート２０２は時刻８で変化している。また
このゲート２０２は、ゲート２０１と外部入力端子２１
２に接続されている。
ップ２０３の入力端子Ｉ、、Ｉ２を始点に、競合を生ぜ
しめた信号の伝播経路を前段階で記憶された論理回路の
動作に基き、逆方向にトレースすることによって実行す
る。ここでは、競合の生じたフリップフロラ１２０３の
データ端子１１を例にとる０時刻９で競合を生じたフリ
ップフロップ２０３のデータ端子工１は、時刻８で変化
している。フリップフロラ１２０３のデータ端子はゲー
ト２０２に接続されているため、ゲート２０２ヘトレー
スを行う、ゲート２０２は時刻８で変化している。また
このゲート２０２は、ゲート２０１と外部入力端子２１
２に接続されている。
このため記憶手段１０４によって記憶された時刻８以前
のゲート２０１と外部入力端子２１２の動作を参照にし
、ゲート２０２の変化を生ぜしめた信号の経路を検索す
る。この例ではゲート２ｏ２の前記変化は、時刻５のゲ
ート２０１の変化によって生じている。このため、ゲー
ト２０１ヘトレースを行う。このようにしてトレースが
外部入力端子に到達するまでバックトレースを行う。そ
して到達した外部入力端子名を検出する。前記例では、
結果として、外部入力端子２１０を検出する。
のゲート２０１と外部入力端子２１２の動作を参照にし
、ゲート２０２の変化を生ぜしめた信号の経路を検索す
る。この例ではゲート２ｏ２の前記変化は、時刻５のゲ
ート２０１の変化によって生じている。このため、ゲー
ト２０１ヘトレースを行う。このようにしてトレースが
外部入力端子に到達するまでバックトレースを行う。そ
して到達した外部入力端子名を検出する。前記例では、
結果として、外部入力端子２１０を検出する。
同様に前記競合においては、フリップフロップ２０３の
クロック端子■２についてもバックトレースを行い、そ
の結果外部入力端子２１３を検出する。この結果、時刻
９では、競合を生じたフリップフロラ１２０３と、その
競合を生じた入力端子名１．、Ｉ２．前記競合を生ぜし
めた外部端子名それぞれ２１０．２１３を検出する。
クロック端子■２についてもバックトレースを行い、そ
の結果外部入力端子２１３を検出する。この結果、時刻
９では、競合を生じたフリップフロラ１２０３と、その
競合を生じた入力端子名１．、Ｉ２．前記競合を生ぜし
めた外部端子名それぞれ２１０．２１３を検出する。
次に、端子名出力手段１０８はバックトレース手段１０
７によって検出された競合を生じたフリップフロップ名
と入力端子名、ｆＦＩ合を生ぜしめた外部入力端子名を
リスト出力する。そして、時刻９のシミュレーション結
果をシミュレーション結果出力手段１０９によりリスト
出力し、時刻に１を加えてシミュレーション判定手段１
０１によってシミュレーションを続ける。このようにシ
ミュレーション判定手段１０１はシミュレーションが終
了する時刻１０までこのような動作を行い、時刻１０で
前記動作を行った後シミュレーション終了手段１１０に
よりシミュレーションを終了する。
７によって検出された競合を生じたフリップフロップ名
と入力端子名、ｆＦＩ合を生ぜしめた外部入力端子名を
リスト出力する。そして、時刻９のシミュレーション結
果をシミュレーション結果出力手段１０９によりリスト
出力し、時刻に１を加えてシミュレーション判定手段１
０１によってシミュレーションを続ける。このようにシ
ミュレーション判定手段１０１はシミュレーションが終
了する時刻１０までこのような動作を行い、時刻１０で
前記動作を行った後シミュレーション終了手段１１０に
よりシミュレーションを終了する。
第５図は本発明の他の実施例のフローチャートを示す、
第２図において、この実施例では、バックトレース１０
７で当該競合を生ぜしめな外部入力端子名のみではなく
、当該競合を生ぜしめた信号の経路を検出し、信号経路
１１１．外部端子名出力部によって、前記の競合を生ぜ
しめた信号経路と外部入力端子名を出力するため、より
、競合の対策を容易に講することが可能という利点があ
る。
第２図において、この実施例では、バックトレース１０
７で当該競合を生ぜしめな外部入力端子名のみではなく
、当該競合を生ぜしめた信号の経路を検出し、信号経路
１１１．外部端子名出力部によって、前記の競合を生ぜ
しめた信号経路と外部入力端子名を出力するため、より
、競合の対策を容易に講することが可能という利点があ
る。
以上説明したように本発明は、競合を起こしたフリップ
フロップの入力端子より、論理回路の外部端子に向けて
バックトレースを行い、競合の原因となる外部端子をシ
ミュレーション時に特定できるため、未然に回路内の競
合を発見できるとともに、その対策を容易に講すること
ができるとい ファ、２１０，２１１，２１２，２１
３・・・外部入う効果がある。
力端子。
フロップの入力端子より、論理回路の外部端子に向けて
バックトレースを行い、競合の原因となる外部端子をシ
ミュレーション時に特定できるため、未然に回路内の競
合を発見できるとともに、その対策を容易に講すること
ができるとい ファ、２１０，２１１，２１２，２１
３・・・外部入う効果がある。
力端子。
Claims (1)
- ディジタル論理回路のシミュレーションにおいて、シミ
ュレート時に回路内の各時刻の素子の動作を記憶する回
路状態記憶手段と、当該回路内に存在するフリップフロ
ップの入力間にイベントが生じたか否かを判定する手段
と、イベントが生じていないフリップフロップとこの入
力端子の対を検出する競合検出手段と、該競合検出手段
により検出された入力端子対より、前記記憶手段によっ
て記憶された当該回路内の素子の動作に基きバックトレ
ースを行い前記競合の原因となる外部入力端子を検出す
るバックトレース手段と、シミュレート結果と前記バッ
クトレース手段によって検出された外部入力端子の対を
表示する結果出力手段とを有することを特徴とするシミ
ュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258474A JPH02105943A (ja) | 1988-10-14 | 1988-10-14 | シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258474A JPH02105943A (ja) | 1988-10-14 | 1988-10-14 | シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105943A true JPH02105943A (ja) | 1990-04-18 |
Family
ID=17320724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258474A Pending JPH02105943A (ja) | 1988-10-14 | 1988-10-14 | シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256071A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 論理シミュレータ |
-
1988
- 1988-10-14 JP JP63258474A patent/JPH02105943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256071A (ja) * | 1991-02-07 | 1992-09-10 | Nec Corp | 論理シミュレータ |
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