JPH03231459A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03231459A JPH03231459A JP2027606A JP2760690A JPH03231459A JP H03231459 A JPH03231459 A JP H03231459A JP 2027606 A JP2027606 A JP 2027606A JP 2760690 A JP2760690 A JP 2760690A JP H03231459 A JPH03231459 A JP H03231459A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特に溝容量を情報
記憶媒体として利用したＭＯＳダイナミックメモリに関
する。
記憶媒体として利用したＭＯＳダイナミックメモリに関
する。
従来のＭＯＳダイナミックメモリのメモリセルを第２図
に示す。
に示す。
この従来例についてその製造工程に沿って説明する。
Ｐ型シリコン基板上に選択的にフィールド酸化膜２を形
成し、その後、溝容量のセルプレート９を形成する。こ
の時、溝容量のセルプレート９は、溝部を覆うようにパ
ターニングする６次に所定のパターンにゲート電極１０
及びＮ型拡散層１２．１３をイオン注入法で形成する。
成し、その後、溝容量のセルプレート９を形成する。こ
の時、溝容量のセルプレート９は、溝部を覆うようにパ
ターニングする６次に所定のパターンにゲート電極１０
及びＮ型拡散層１２．１３をイオン注入法で形成する。
上述した従来の半導体記憶装置は、溝容量のセルプレー
トが溝部を覆って設けられているので、セルプレート形
成時の目ずれによりメモリセルを構成するＭＯＳトラン
ジスタのＮ型拡散層の実効長が変化してトランジスタ特
性が悪くなり、漏れ電流不良の原因となることやメモリ
セル面積の微細化が難しくなるという欠点がある。
トが溝部を覆って設けられているので、セルプレート形
成時の目ずれによりメモリセルを構成するＭＯＳトラン
ジスタのＮ型拡散層の実効長が変化してトランジスタ特
性が悪くなり、漏れ電流不良の原因となることやメモリ
セル面積の微細化が難しくなるという欠点がある。
本発明は、半導体基板の一主面から内側へ向けて設けら
れた溝、前記溝を間に容量絶縁膜を挟んで埋める導電体
及び前記導電体に接続されたセルプレートを有し、記憶
媒体として静電容量を利用した半導体記憶装置において
、前記セルプレートの端が前記溝部表面の中央部に位置
しているというものである。
れた溝、前記溝を間に容量絶縁膜を挟んで埋める導電体
及び前記導電体に接続されたセルプレートを有し、記憶
媒体として静電容量を利用した半導体記憶装置において
、前記セルプレートの端が前記溝部表面の中央部に位置
しているというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ＞は本発明の一実施例をその製法に
沿って説明するため工程順に示す半導体チップの縦断面
図である。
沿って説明するため工程順に示す半導体チップの縦断面
図である。
まず、第１図（ａ）に示すようにＰ型シリコン基板１上
に選択酸化法によりフィールド酸化膜２を形成しメモリ
セル形成領域を区画する。その後溝を形成する為のパタ
ーンをフォトレジスト膜３で形成する。
に選択酸化法によりフィールド酸化膜２を形成しメモリ
セル形成領域を区画する。その後溝を形成する為のパタ
ーンをフォトレジスト膜３で形成する。
次に、第１図（ｂ）に示すように、このフォトレジスト
膜３をマスクとして異方性ドライエツチングにより渭４
を掘る。この渭４の深さは２μｍ〜８μｍとする、その
後フォトレジスト膜を除去する。
膜３をマスクとして異方性ドライエツチングにより渭４
を掘る。この渭４の深さは２μｍ〜８μｍとする、その
後フォトレジスト膜を除去する。
次に、第１図（Ｃ）に示すように、熱酸化法により厚さ
１〜２０ｎｍの二酸化シリコン膜５を形成し、その後溝
が埋まるように、リンドープ多結晶シリコン膜６を少な
くとも溝の幅の１／２の厚さ堆積させる。
１〜２０ｎｍの二酸化シリコン膜５を形成し、その後溝
が埋まるように、リンドープ多結晶シリコン膜６を少な
くとも溝の幅の１／２の厚さ堆積させる。
次に、第１図（ｄ）に示すように、セルプレート端が溝
部中央に位置するようにフォトレジスト膜７を所定の形
状にパターニングする。このフォトレジスト膜７をマス
クにして異方性ドライエツチングでリンドープ多結晶シ
リコン膜６を除去し、フォトレジスト膜７を除去すると
、第１区（ｅ）に示すように、導電体８（リンドープ多
結晶シリコン）で埋込まれた溝表面の中央部に端がある
セルプレート９が得られる。
部中央に位置するようにフォトレジスト膜７を所定の形
状にパターニングする。このフォトレジスト膜７をマス
クにして異方性ドライエツチングでリンドープ多結晶シ
リコン膜６を除去し、フォトレジスト膜７を除去すると
、第１区（ｅ）に示すように、導電体８（リンドープ多
結晶シリコン）で埋込まれた溝表面の中央部に端がある
セルプレート９が得られる。
次に、第１図（ｆ）に示すように、熱酸化法によりセル
プレート上及びゲート領域上を酸化する。その後、リン
をドープした多結晶シリコン膜をフォトレジスト膜（図
示しない）をマスクにして所定の形状にパターニングす
る。このフォトレジスト膜をマスクとして異方性ドライ
エツチングで除去してワード線であるゲート電極１１を
形成する。その後セルプレート９、二酸化シリコン膜１
０及びゲート電極１１をマスクにして、活性領域にヒ素
をイオン注入してＮ型拡散層１２．１３を形成する。
プレート上及びゲート領域上を酸化する。その後、リン
をドープした多結晶シリコン膜をフォトレジスト膜（図
示しない）をマスクにして所定の形状にパターニングす
る。このフォトレジスト膜をマスクとして異方性ドライ
エツチングで除去してワード線であるゲート電極１１を
形成する。その後セルプレート９、二酸化シリコン膜１
０及びゲート電極１１をマスクにして、活性領域にヒ素
をイオン注入してＮ型拡散層１２．１３を形成する。
なお、二酸化シリコン膜に隣接して溝部のＰ型シリコン
基板にＮ型拡散層を形成してもよい。
基板にＮ型拡散層を形成してもよい。
セルプレートの端が溝部表面の中央部に位置しているの
で、セルプレート加工時の目合せのずれによりＭＯＳ）
ランジスタの寸法（特にＮ型拡散層１２の寸法）が影響
を受けたり漏れ電流不良の原因となることは避けられる
。
で、セルプレート加工時の目合せのずれによりＭＯＳ）
ランジスタの寸法（特にＮ型拡散層１２の寸法）が影響
を受けたり漏れ電流不良の原因となることは避けられる
。
以上説明したように本発明は、セルプレート端が溝部表
面の中央部に位置しているので、セルプレートのパター
ン形成による目ずれによるメモリセルを構成するトラン
ジスタ寸法が影響を受けることはなく特性も良好になる
。更にメモリセル面積の微細化及びチップサイズの縮少
化が可能となる効果がある。
面の中央部に位置しているので、セルプレートのパター
ン形成による目ずれによるメモリセルを構成するトラン
ジスタ寸法が影響を受けることはなく特性も良好になる
。更にメモリセル面積の微細化及びチップサイズの縮少
化が可能となる効果がある。
第１図（ａ）〜（ｆ＞は、本発明の一実施例をその製法
に沿って説明するため工程順に示す半導体チップの断面
図、第２図は従来例を示す半導体チップの断面図である
。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・フォトレジスト膜、４・・・溝、５・・・二
酸化シリコン膜、６・・・リンドープ多結晶シリコン膜
、７・・・７オトレジスト、８・・・導電体、９・・・
セルプレート、１０・・・二酸化シリコン膜、１１・・
・ゲート電極、１２．１３・・・Ｎ型拡散層。
に沿って説明するため工程順に示す半導体チップの断面
図、第２図は従来例を示す半導体チップの断面図である
。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・フォトレジスト膜、４・・・溝、５・・・二
酸化シリコン膜、６・・・リンドープ多結晶シリコン膜
、７・・・７オトレジスト、８・・・導電体、９・・・
セルプレート、１０・・・二酸化シリコン膜、１１・・
・ゲート電極、１２．１３・・・Ｎ型拡散層。
Claims (1)
- 半導体基板の一主面から内側へ向けて設けられた溝、前
記溝を間に容量絶縁膜を挟んで埋める導電体及び前記導
電体に接続されたセルプレートを有し、記憶媒体として
静電容量を利用した半導体記憶装置において、前記セル
プレートの端が前記溝部表面の中央部に位置しているこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027606A JPH03231459A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027606A JPH03231459A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231459A true JPH03231459A (ja) | 1991-10-15 |
Family
ID=12225586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027606A Pending JPH03231459A (ja) | 1990-02-06 | 1990-02-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197391B1 (en) | 1996-11-18 | 2001-03-06 | Shin-Etsu Chemical Co., Ltd. | Pyrolytic boron nitride container and manufacture thereof |
-
1990
- 1990-02-06 JP JP2027606A patent/JPH03231459A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197391B1 (en) | 1996-11-18 | 2001-03-06 | Shin-Etsu Chemical Co., Ltd. | Pyrolytic boron nitride container and manufacture thereof |
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