JPH0864810A - 縦型ｍｏｓ ｆｅｔの製造方法 - Google Patents
縦型ｍｏｓ ｆｅｔの製造方法Info
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- JPH0864810A JPH0864810A JP6202136A JP20213694A JPH0864810A JP H0864810 A JPH0864810 A JP H0864810A JP 6202136 A JP6202136 A JP 6202136A JP 20213694 A JP20213694 A JP 20213694A JP H0864810 A JPH0864810 A JP H0864810A
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- protrusion
- insulating film
- forming
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】活性領域面積を縮小した縦型ＭＯＳ ＦＥＴの
製造方法を提供する。 【構成】シリコン基板１に所定高さの柱状シリコン突起
部４を形成し、その柱状シリコン突起部４の上部に所定
深さの拡散領域９ｂを形成することにより、リソグラフ
ィー技術の限界を越えたショートチャネル化が達成され
る。しかも、柱状シリコン突起部４をシリコン基板１に
形成し、柱状シリコン突起部４上にゲートポリシリコン
を堆積した後、柱状シリコン突起部４上の絶縁膜７をス
トッパーとして化学的研磨を行い、続いて所定パターン
のエッチングを行って柱状シリコン突起部４の周囲にサ
ラウンデッドゲート１０ｃを形成する。
製造方法を提供する。 【構成】シリコン基板１に所定高さの柱状シリコン突起
部４を形成し、その柱状シリコン突起部４の上部に所定
深さの拡散領域９ｂを形成することにより、リソグラフ
ィー技術の限界を越えたショートチャネル化が達成され
る。しかも、柱状シリコン突起部４をシリコン基板１に
形成し、柱状シリコン突起部４上にゲートポリシリコン
を堆積した後、柱状シリコン突起部４上の絶縁膜７をス
トッパーとして化学的研磨を行い、続いて所定パターン
のエッチングを行って柱状シリコン突起部４の周囲にサ
ラウンデッドゲート１０ｃを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、活性領域の面積を縮
小したトランジスタの製造に好適な縦型ＭＯＳ ＦＥＴ
の製造方法に関する。
小したトランジスタの製造に好適な縦型ＭＯＳ ＦＥＴ
の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの一つであるＭＯＳ Ｆ
ＥＴは通常、図４に示すように、例えばｎ型シリコン基
板１に形成されたＰウェル２上方にソース・ドレインの
各電極３ａ，３ｂ及びゲートＰｏｌｙ Ｓｉ層５が配さ
れている。ソース・ドレイン電極（コンタクト）３ａ，
３ｂとゲートＰｏｌｙ Ｓｉ層５はＳｉＯ2からなる絶縁
層６により素子分離されている。
ＥＴは通常、図４に示すように、例えばｎ型シリコン基
板１に形成されたＰウェル２上方にソース・ドレインの
各電極３ａ，３ｂ及びゲートＰｏｌｙ Ｓｉ層５が配さ
れている。ソース・ドレイン電極（コンタクト）３ａ，
３ｂとゲートＰｏｌｙ Ｓｉ層５はＳｉＯ2からなる絶縁
層６により素子分離されている。
【０００３】なお、ゲートＰｏｌｙ Ｓｉ層５の直下は
ＳｉＯ2からなるゲート絶縁膜５ａである。またＰウェ
ル２上方にはｎ型拡散領域９が形成されており、活性領
域１０を規定する。
ＳｉＯ2からなるゲート絶縁膜５ａである。またＰウェ
ル２上方にはｎ型拡散領域９が形成されており、活性領
域１０を規定する。
【０００４】図４（ａ）に示す平面構造から、従来のＭ
ＯＳ ＦＥＴの活性領域１０の大きさは、 １）縦方向長さＬ１０が、トランジスタのゲート幅Ｗ
で、 ２）横方向長さＬ２０が、トランジスタのゲート長Ｌ
１、コンタクト３ａ，３ｂのサイズ、コンタクト３ａ，
３ｂとゲート５の活性領域間の余裕の３つの条件でそれ
ぞれ決定される。０．４μｍプロセスでゲート幅Ｗ（Ｌ
１０）が３．０μｍ（活性領域１０の縦方向長さ）のト
ランジスタを作成することを考えると、ゲート長Ｌ１が
０．４μｍ、コンタクトサイズが０．５μｍ×２、活性
領域間余裕が０．２５μｍ×４となることから活性領域
１０の横方向長さは２．４μｍとなり、従って活性領域
の大きさ（面積）は３．０×２．４（μｍ2）程度とな
ることがわかる。
ＯＳ ＦＥＴの活性領域１０の大きさは、 １）縦方向長さＬ１０が、トランジスタのゲート幅Ｗ
で、 ２）横方向長さＬ２０が、トランジスタのゲート長Ｌ
１、コンタクト３ａ，３ｂのサイズ、コンタクト３ａ，
３ｂとゲート５の活性領域間の余裕の３つの条件でそれ
ぞれ決定される。０．４μｍプロセスでゲート幅Ｗ（Ｌ
１０）が３．０μｍ（活性領域１０の縦方向長さ）のト
ランジスタを作成することを考えると、ゲート長Ｌ１が
０．４μｍ、コンタクトサイズが０．５μｍ×２、活性
領域間余裕が０．２５μｍ×４となることから活性領域
１０の横方向長さは２．４μｍとなり、従って活性領域
の大きさ（面積）は３．０×２．４（μｍ2）程度とな
ることがわかる。
【０００５】このような通常の平面構造のＭＯＳ ＦＥ
Ｔに対して、図５に示すような活性領域面積を縮小した
縦型構造のＭＯＳ ＦＥＴ２０が提案されている。
Ｔに対して、図５に示すような活性領域面積を縮小した
縦型構造のＭＯＳ ＦＥＴ２０が提案されている。
【０００６】この縦型ＭＯＳ ＦＥＴ２０は、特に図５
（ｂ）に示すように、柱状シリコン（Ｓｉ）突起部２１
の上端に例えばｎ型の拡散層２２を設け、柱状Ｓｉ突起
部２１の周囲をゲートポリシリコン（Ｐｏｌｙ Ｓｉ）
層２４で囲む構造としているもので、サラウンデッド
（Surrounded）ＭＯＳと称されている。
（ｂ）に示すように、柱状シリコン（Ｓｉ）突起部２１
の上端に例えばｎ型の拡散層２２を設け、柱状Ｓｉ突起
部２１の周囲をゲートポリシリコン（Ｐｏｌｙ Ｓｉ）
層２４で囲む構造としているもので、サラウンデッド
（Surrounded）ＭＯＳと称されている。
【０００７】図５に示したサラウンデッドＭＯＳの縦型
ＭＯＳ ＦＥＴは、特に図５（ａ）で破線で示した柱状
Ｓｉ突起部２１の外周長さがゲート幅Ｗとなるので、図
４に示した通常の平面構造型のＭＯＳ ＦＥＴと比較し
て活性領域の面積を大幅に縮小することができる。
ＭＯＳ ＦＥＴは、特に図５（ａ）で破線で示した柱状
Ｓｉ突起部２１の外周長さがゲート幅Ｗとなるので、図
４に示した通常の平面構造型のＭＯＳ ＦＥＴと比較し
て活性領域の面積を大幅に縮小することができる。
【０００８】図５（ａ）は０．４μｍプロセスでゲート
幅約３．０μｍのトランジスタを作成するためのパター
ンであり、活性領域３０の大きさは、２．５μｍ×１．
５μｍ程度である。１４ａ，１４ｂはそれぞれコンタク
トである。
幅約３．０μｍのトランジスタを作成するためのパター
ンであり、活性領域３０の大きさは、２．５μｍ×１．
５μｍ程度である。１４ａ，１４ｂはそれぞれコンタク
トである。
【０００９】サラウンデッドＭＯＳにおいては、ゲート
長Ｌ１がゲートＰｏｌｙ Ｓｉ層の厚さのみによって決
定されるため、ゲート長Ｌ１がリソグラフィーによって
決定される平面構造型のＭＯＳと比較してショートチャ
ネル化が容易となる。
長Ｌ１がゲートＰｏｌｙ Ｓｉ層の厚さのみによって決
定されるため、ゲート長Ｌ１がリソグラフィーによって
決定される平面構造型のＭＯＳと比較してショートチャ
ネル化が容易となる。
【００１０】
【発明が解決しようとする課題】ところで、サラウンデ
ッドＭＯＳの形成では、どのようにしてゲートＰｏｌｙ
Ｓｉを図５（ｂ）に示す形状に加工するかが問題とな
る。
ッドＭＯＳの形成では、どのようにしてゲートＰｏｌｙ
Ｓｉを図５（ｂ）に示す形状に加工するかが問題とな
る。
【００１１】そこで、この発明は活性領域面積を縮小し
た縦型ＭＯＳ ＦＥＴの製造方法を提供することを目的
とする。
た縦型ＭＯＳ ＦＥＴの製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
め本発明の請求項１においては、シリコン突起部を有す
るシリコン基板の該シリコン突起部の周囲にゲート電極
を配してなる縦型ＭＯＳ ＦＥＴの製造方法であって、
１導電型のシリコン基板に反対導電型のウェル領域を形
成する工程、ウェル領域にシリコン突起部を形成する工
程、シリコン突起部を素子形成領域内に配するように素
子分離領域を形成する工程、露出シリコン表面を酸化し
てゲート絶縁膜を形成する工程、ゲート絶縁膜下に１導
電型と同一導電型の拡散領域を形成する工程、全面にポ
リシリコン層を形成し、シリコン突起部表面に配された
ゲート絶縁膜をストッパーとしてポリシリコン層を研磨
する工程、研磨によって残存したポリシリコン層を所定
パターンにエッチングすることによりシリコン突起部の
周囲にゲート電極を形成する工程、全面に絶縁膜を形成
した後、該絶縁膜に、シリコン突起部上方の拡散領域と
シリコン基板上面の拡散領域にそれぞれ貫通するコンタ
クトホールを形成する工程を有することを特徴とするも
のである。
め本発明の請求項１においては、シリコン突起部を有す
るシリコン基板の該シリコン突起部の周囲にゲート電極
を配してなる縦型ＭＯＳ ＦＥＴの製造方法であって、
１導電型のシリコン基板に反対導電型のウェル領域を形
成する工程、ウェル領域にシリコン突起部を形成する工
程、シリコン突起部を素子形成領域内に配するように素
子分離領域を形成する工程、露出シリコン表面を酸化し
てゲート絶縁膜を形成する工程、ゲート絶縁膜下に１導
電型と同一導電型の拡散領域を形成する工程、全面にポ
リシリコン層を形成し、シリコン突起部表面に配された
ゲート絶縁膜をストッパーとしてポリシリコン層を研磨
する工程、研磨によって残存したポリシリコン層を所定
パターンにエッチングすることによりシリコン突起部の
周囲にゲート電極を形成する工程、全面に絶縁膜を形成
した後、該絶縁膜に、シリコン突起部上方の拡散領域と
シリコン基板上面の拡散領域にそれぞれ貫通するコンタ
クトホールを形成する工程を有することを特徴とするも
のである。
【００１３】本発明の請求項２によれば請求項１におい
て、拡散領域の深さは、シリコン突起部内にトランジス
タの所定長さのチャネル長に対応する距離が設定される
ことを特徴とするものである。
て、拡散領域の深さは、シリコン突起部内にトランジス
タの所定長さのチャネル長に対応する距離が設定される
ことを特徴とするものである。
【００１４】本発明の請求項３によれば請求項１におい
て、ポリシリコン層の研磨をアミン系の研磨液を用いて
行うことを特徴とするものである。
て、ポリシリコン層の研磨をアミン系の研磨液を用いて
行うことを特徴とするものである。
【００１５】
【作用】請求項１及び２に係る本発明によれば、図１に
示すようにシリコン基板１に所定高さの柱状シリコン突
起部４を形成し、その柱状シリコン突起部４の上部に所
定深さの拡散領域９ｂを形成することにより、リソグラ
フィー技術の限界を越えたショートチャネル化が達成さ
れる。しかも、柱状シリコン突起部４をシリコン基板１
に形成し、柱状シリコン突起部４上にゲートポリシリコ
ンを堆積した後、柱状シリコン突起部４上の絶縁膜７を
ストッパーとして化学的研磨を行い、続いて所定パター
ンのエッチングを行って柱状シリコン突起部４の周囲に
サラウンデッドゲート１０ａを形成することができる。
示すようにシリコン基板１に所定高さの柱状シリコン突
起部４を形成し、その柱状シリコン突起部４の上部に所
定深さの拡散領域９ｂを形成することにより、リソグラ
フィー技術の限界を越えたショートチャネル化が達成さ
れる。しかも、柱状シリコン突起部４をシリコン基板１
に形成し、柱状シリコン突起部４上にゲートポリシリコ
ンを堆積した後、柱状シリコン突起部４上の絶縁膜７を
ストッパーとして化学的研磨を行い、続いて所定パター
ンのエッチングを行って柱状シリコン突起部４の周囲に
サラウンデッドゲート１０ａを形成することができる。
【００１６】また、請求項３に係る本発明によれば、図
２（ａ）に示すようにポリシリコン層１０の研磨がアミ
ン系の研磨液を用いて行われるため、より選択的な化学
研磨とすることができる。
２（ａ）に示すようにポリシリコン層１０の研磨がアミ
ン系の研磨液を用いて行われるため、より選択的な化学
研磨とすることができる。
【００１７】
【実施例】続いて、本発明の一実施例を図面に基づいて
詳細に説明する。図１〜図３は本発明に係る縦型ＭＯＳ
ＦＥＴの製造方法の一実施例を示す工程断面図であ
る。図１〜図３において、図４及び図５で示した部分と
同一の部分は同一符号を付す。
詳細に説明する。図１〜図３は本発明に係る縦型ＭＯＳ
ＦＥＴの製造方法の一実施例を示す工程断面図であ
る。図１〜図３において、図４及び図５で示した部分と
同一の部分は同一符号を付す。
【００１８】まず図１（ａ）に示すように、ｎ型シリコ
ン（Ｓｉ）基板１中にＰ型のイオン注入を行い、Ｐウェ
ル（Well）２を形成し、その後、フォトリソグラフィー
及びドライエッチング技術により、高さａが０．２μｍ
の柱状シリコン突起部４を形成する。Ｐウェル２内の不
純物は柱状シリコン突起部４の高さａよりも深く打ち込
まれている。Ｐウェル２部のエッチングは、例えばＨＢ
ｒを用いたＲＩＥ法により行った。
ン（Ｓｉ）基板１中にＰ型のイオン注入を行い、Ｐウェ
ル（Well）２を形成し、その後、フォトリソグラフィー
及びドライエッチング技術により、高さａが０．２μｍ
の柱状シリコン突起部４を形成する。Ｐウェル２内の不
純物は柱状シリコン突起部４の高さａよりも深く打ち込
まれている。Ｐウェル２部のエッチングは、例えばＨＢ
ｒを用いたＲＩＥ法により行った。
【００１９】次に、図１（ｂ）に示すように、柱状シリ
コン突起部４を含む活性領域３０外にＳｉＯ2からなる
素子分離領域６をＬＯＣＯＳ酸化により形成した。素子
分離領域６は酸化時の体積膨張により若干上方にも突出
して形成される。
コン突起部４を含む活性領域３０外にＳｉＯ2からなる
素子分離領域６をＬＯＣＯＳ酸化により形成した。素子
分離領域６は酸化時の体積膨張により若干上方にも突出
して形成される。
【００２０】素子分離領域６を形成した後、図１（ｃ）
に示すように、熱酸化法により全シリコン露出面を酸化
してＳｉＯ2からなるゲート絶縁膜７を５〜６ｎｍ程度
の厚さに形成した。その後、ゲート絶縁膜７を通して例
えばＡｓ等のｎ型不純物を１×１０15／ｃｍ2のオーダ
ーのドーズ量でイオン注入し、熱処理を施してｎ型拡散
領域９ａ，９ｂをＰウェル２の上部及び柱状シリコン突
起部４の上部に形成する。ｎ型拡散領域９ａ，９ｂの深
さｂは柱状シリコン突起部４中、トランジスタがショー
トチャネルとなるチャネル長Ｌ１に相当する距離が確保
されるように設定される。本例では、ｎ型拡散領域の深
さｂを０．１μｍ、チャネル長Ｌ１を０．１μｍとし
た。
に示すように、熱酸化法により全シリコン露出面を酸化
してＳｉＯ2からなるゲート絶縁膜７を５〜６ｎｍ程度
の厚さに形成した。その後、ゲート絶縁膜７を通して例
えばＡｓ等のｎ型不純物を１×１０15／ｃｍ2のオーダ
ーのドーズ量でイオン注入し、熱処理を施してｎ型拡散
領域９ａ，９ｂをＰウェル２の上部及び柱状シリコン突
起部４の上部に形成する。ｎ型拡散領域９ａ，９ｂの深
さｂは柱状シリコン突起部４中、トランジスタがショー
トチャネルとなるチャネル長Ｌ１に相当する距離が確保
されるように設定される。本例では、ｎ型拡散領域の深
さｂを０．１μｍ、チャネル長Ｌ１を０．１μｍとし
た。
【００２１】次に、図２（ａ）に一点鎖線で示すよう
に、全面にゲート電極用のポリシリコン（Ｐｏｌｙ Ｓ
ｉ）１０ａを堆積させてＰｏｌｙ Ｓｉ層１０を形成し
た後、柱状シリコン突起部４上のゲート絶縁膜７をスト
ッパーとする選択的な化学研磨を行い、Ｐｏｌｙ Ｓｉ
層１０ｂを形成する。Ｐｏｌｙ Ｓｉ層１０ｂを形成す
るために堆積されたＰｏｌｙ Ｓｉ１０ａの厚さは、上
述の研磨加工により柱状シリコン突起部４上のゲート絶
縁膜７面で十分な平坦化がなされるのに足りる厚さを要
する。従って、当然のことながら、その厚さは柱状シリ
コン突起部４の高さ０．２μｍよりも大きい。本工程に
おける選択的化学研磨は、例えばエチレンジアミン等の
アミン系研磨液を用いることが好ましい。なぜなら、エ
チレンジアミン等のアミン系研磨液を用いるこの化学研
磨工程でのＳｉ（Ｐｏｌｙ Ｓｉ）とＳｉＯ2の研磨レー
ト比は１０4以上であり、ゲート絶縁膜７のような厚さ
５〜６ｎｍの薄いＳｉＯ2膜でもストッパーとして十分
有効に働くためである。
に、全面にゲート電極用のポリシリコン（Ｐｏｌｙ Ｓ
ｉ）１０ａを堆積させてＰｏｌｙ Ｓｉ層１０を形成し
た後、柱状シリコン突起部４上のゲート絶縁膜７をスト
ッパーとする選択的な化学研磨を行い、Ｐｏｌｙ Ｓｉ
層１０ｂを形成する。Ｐｏｌｙ Ｓｉ層１０ｂを形成す
るために堆積されたＰｏｌｙ Ｓｉ１０ａの厚さは、上
述の研磨加工により柱状シリコン突起部４上のゲート絶
縁膜７面で十分な平坦化がなされるのに足りる厚さを要
する。従って、当然のことながら、その厚さは柱状シリ
コン突起部４の高さ０．２μｍよりも大きい。本工程に
おける選択的化学研磨は、例えばエチレンジアミン等の
アミン系研磨液を用いることが好ましい。なぜなら、エ
チレンジアミン等のアミン系研磨液を用いるこの化学研
磨工程でのＳｉ（Ｐｏｌｙ Ｓｉ）とＳｉＯ2の研磨レー
ト比は１０4以上であり、ゲート絶縁膜７のような厚さ
５〜６ｎｍの薄いＳｉＯ2膜でもストッパーとして十分
有効に働くためである。
【００２２】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー及びドライエッチング技術によって、上述
のゲート電極用のＰｏｌｙ Ｓｉ層１０ｂを加工する。
Ｐｏｌｙ Ｓｉ層１０ｂの全面エッチングには、例えば
ＨＢｒを用いたＲＩＥ法を利用した。この時のエッチン
グ量はエッチング時間で決定され、柱状シリコン突起部
４上面のゲート絶縁膜７がエッチングの際に消失されな
いように設定される。すなわち、図２（ｂ）に示すよう
に、Ｐｏｌｙ Ｓｉ層１０ｃが図２（ａ）のＰｏｌｙ Ｓ
ｉ層１０ｂから厚さがＣになった時点で全面エッチング
を一旦停止し、その後、図２（ｂ）のＰの部位のみのＰ
ｏｌｙ Ｓｉ層１０ｂを除去する。この時点で柱状シリ
コン突起部４の周囲にサラウンデッドゲートＰｏｌｙ
Ｓｉ層１０ｃが配される。
ソグラフィー及びドライエッチング技術によって、上述
のゲート電極用のＰｏｌｙ Ｓｉ層１０ｂを加工する。
Ｐｏｌｙ Ｓｉ層１０ｂの全面エッチングには、例えば
ＨＢｒを用いたＲＩＥ法を利用した。この時のエッチン
グ量はエッチング時間で決定され、柱状シリコン突起部
４上面のゲート絶縁膜７がエッチングの際に消失されな
いように設定される。すなわち、図２（ｂ）に示すよう
に、Ｐｏｌｙ Ｓｉ層１０ｃが図２（ａ）のＰｏｌｙ Ｓ
ｉ層１０ｂから厚さがＣになった時点で全面エッチング
を一旦停止し、その後、図２（ｂ）のＰの部位のみのＰ
ｏｌｙ Ｓｉ層１０ｂを除去する。この時点で柱状シリ
コン突起部４の周囲にサラウンデッドゲートＰｏｌｙ
Ｓｉ層１０ｃが配される。
【００２３】その後、図３（ａ）に示すように、全面に
ＳｉＯ2等からなる絶縁膜１２を平坦性良く形成し、次
にゲート及びｎ型拡散領域とのコンタクトを形成すべ
く、絶縁膜１２内に２つのコンタクトホール１３を設
け、コンタクトホール１３内にそれぞれコンタクト１４
ａ，１４ｂを設ける。
ＳｉＯ2等からなる絶縁膜１２を平坦性良く形成し、次
にゲート及びｎ型拡散領域とのコンタクトを形成すべ
く、絶縁膜１２内に２つのコンタクトホール１３を設
け、コンタクトホール１３内にそれぞれコンタクト１４
ａ，１４ｂを設ける。
【００２４】このようにして、図５に示すような柱状シ
リコン突起部４の周囲にゲートＰｏｌｙ Ｓｉ層１０ｃ
が形成されたサラウンデッドＭＯＳ（縦型ＭＯＳ ＦＥ
Ｔ）を形成できる。このサラウンデッドＭＯＳの活性領
域が従来より縮小される。
リコン突起部４の周囲にゲートＰｏｌｙ Ｓｉ層１０ｃ
が形成されたサラウンデッドＭＯＳ（縦型ＭＯＳ ＦＥ
Ｔ）を形成できる。このサラウンデッドＭＯＳの活性領
域が従来より縮小される。
【００２５】なお、素子分離として通常のＬＯＣＯＳ法
を用いているため、図２（ｂ）に示したようにＬＯＣＯ
Ｓ ＳｉＯ2からなる素子分離領域６上のゲートＰｏｌｙ
Ｓｉ層１０ｃの膜厚ｄは、活性領域（拡散領域９ａ）
上のゲートＰｏｌｙ Ｓｉ層１０ｃの膜厚ｃに比較して
ＬＯＣＯＳの段差分だけ薄くなる。
を用いているため、図２（ｂ）に示したようにＬＯＣＯ
Ｓ ＳｉＯ2からなる素子分離領域６上のゲートＰｏｌｙ
Ｓｉ層１０ｃの膜厚ｄは、活性領域（拡散領域９ａ）
上のゲートＰｏｌｙ Ｓｉ層１０ｃの膜厚ｃに比較して
ＬＯＣＯＳの段差分だけ薄くなる。
【００２６】このようなゲートＰｏｌｙ Ｓｉ層１０ｃ
の膜厚の相違を回避するためには、活性領域と素子分離
領域との間の段差が小さい埋め込みＬＯＣＯＳ法やＳＯ
Ｉ（Silicon On Insulator）基板を用いることができ
る。特にＳＯＩ基板を用いると酸化膜による完全な素子
分離が達成されるため、図１（ａ）に示したウェル形成
が不要となりプロセスも単純化される。
の膜厚の相違を回避するためには、活性領域と素子分離
領域との間の段差が小さい埋め込みＬＯＣＯＳ法やＳＯ
Ｉ（Silicon On Insulator）基板を用いることができ
る。特にＳＯＩ基板を用いると酸化膜による完全な素子
分離が達成されるため、図１（ａ）に示したウェル形成
が不要となりプロセスも単純化される。
【００２７】
【発明の効果】以上説明したように本発明によれば、シ
リコン基板に形成された柱状シリコン突起部の周囲に、
厚さがゲート長に対応するゲートＰｏｌｙ Ｓｉ層を有
する縦型ＭＯＳ ＦＥＴを容易に形成するようにしたも
のである。
リコン基板に形成された柱状シリコン突起部の周囲に、
厚さがゲート長に対応するゲートＰｏｌｙ Ｓｉ層を有
する縦型ＭＯＳ ＦＥＴを容易に形成するようにしたも
のである。
【００２８】従って、ＭＯＳ ＦＥＴにおいて、ショー
トチャネル化を実現し、しかも活性領域面積を縮小する
ことが可能となる。
トチャネル化を実現し、しかも活性領域面積を縮小する
ことが可能となる。
【図１】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（Ｉ）である。
一実施例を示す工程断面図（Ｉ）である。
【図２】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（II）である。
一実施例を示す工程断面図（II）である。
【図３】本発明に係る縦型ＭＯＳ ＦＥＴの製造方法の
一実施例を示す工程断面図（III）である。
一実施例を示す工程断面図（III）である。
【図４】通常のＭＯＳ ＦＥＴを示す図である。
【図５】縦型ＭＯＳ ＦＥＴを示す図である。
１ シリコン基板 ２ Ｐウェル ４ 柱状シリコン突起部 ５ ゲートＰｏｌｙ Ｓｉ層 ６ 素子分離領域 ７ ゲート絶縁膜 ９ａ，９ｂ ｎ型拡散領域 １０ａ Ｐｏｌｙ Ｓｉ １０ｂ Ｐｏｌｙ Ｓｉ層 １０ｃ ゲートＰｏｌｙ Ｓｉ層 １４ａ，１４ｂ コンタクト
Claims (3)
- 【請求項１】 シリコン突起部を有するシリコン基板の
該シリコン突起部の周囲にゲート電極を配してなる縦型
ＭＯＳ ＦＥＴの製造方法であって、 １導電型のシリコン基板に反対導電型のウェル領域を形
成する工程、 上記ウェル領域にシリコン突起部を形成する工程、 上記シリコン突起部を素子形成領域内に配するように素
子分離領域を形成する工程、 露出シリコン表面を酸化してゲート絶縁膜を形成する工
程、 上記ゲート絶縁膜下に上記１導電型と同一導電型の拡散
領域を形成する工程、 全面にポリシリコン層を形成し、上記シリコン突起部表
面に配されたゲート絶縁膜をストッパーとして上記ポリ
シリコン層を研磨する工程、 上記研磨によって残存した上記ポリシリコン層を所定パ
ターンにエッチングすることにより上記シリコン突起部
の周囲にゲート電極を形成する工程、 全面に絶縁膜を形成した後、該絶縁膜に、上記シリコン
突起部上方の拡散領域と上記シリコン基板上面の拡散領
域にそれぞれ貫通するコンタクトホールを形成する工程
を有することを特徴とする縦型ＭＯＳ ＦＥＴの製造方
法。 - 【請求項２】 上記拡散領域の深さは、上記シリコン突
起部内にトランジスタの所定長さのチャネル長に対応す
る距離が設定されることを特徴とする請求項１記載の縦
型ＭＯＳ ＦＥＴの製造方法。 - 【請求項３】 上記ポリシリコン層の研磨をアミン系の
研磨液を用いて行うことを特徴とする請求項１記載の縦
型ＭＯＳ ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202136A JPH0864810A (ja) | 1994-08-26 | 1994-08-26 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202136A JPH0864810A (ja) | 1994-08-26 | 1994-08-26 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864810A true JPH0864810A (ja) | 1996-03-08 |
Family
ID=16452562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6202136A Pending JPH0864810A (ja) | 1994-08-26 | 1994-08-26 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864810A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949700A (en) * | 1998-05-26 | 1999-09-07 | International Business Machines Corporation | Five square vertical dynamic random access memory cell |
| US6107133A (en) * | 1998-05-28 | 2000-08-22 | International Business Machines Corporation | Method for making a five square vertical DRAM cell |
| US6184549B1 (en) | 1998-05-28 | 2001-02-06 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| US7059941B2 (en) * | 2000-10-23 | 2006-06-13 | Kao Corporation | Polishing composition |
-
1994
- 1994-08-26 JP JP6202136A patent/JPH0864810A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949700A (en) * | 1998-05-26 | 1999-09-07 | International Business Machines Corporation | Five square vertical dynamic random access memory cell |
| US6107133A (en) * | 1998-05-28 | 2000-08-22 | International Business Machines Corporation | Method for making a five square vertical DRAM cell |
| US6184549B1 (en) | 1998-05-28 | 2001-02-06 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
| US6225158B1 (en) | 1998-05-28 | 2001-05-01 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
| US7059941B2 (en) * | 2000-10-23 | 2006-06-13 | Kao Corporation | Polishing composition |
| US7247082B2 (en) | 2000-10-23 | 2007-07-24 | Kao Corporation | Polishing composition |
| KR100357194B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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