JPH03232196A

JPH03232196A - 半導体記憶装置

Info

Publication number: JPH03232196A
Application number: JP2028017A
Authority: JP
Inventors: Nobuo Shishikura; 宍倉　伸夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-07
Filing date: 1990-02-07
Publication date: 1991-10-16
Also published as: US5260895A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は一般に半導体記憶装置に関し、特に電気的に書
き換え可能な不揮発性半導体記憶装置に関する。

（従来の技術）第２図は、一般的な電気的に書換え可能な半導体記憶装
置のメモリセルの構造を示したものである。このメモリ
セルにはフローティングゲート１０３を備えたＭＯＳト
ランジスタが用いられ、これに対するデータの書き換え
作業は、コントロールゲート１０１又はドレイン１０２
の一方に書き換え電圧と呼ばれる高電圧を印加し、他方
にＯｖの電圧を印加することにより行われる。即ち、例
えばコントロールゲート１０１に書き換え電圧が、ドレ
イン１０２にＯｖが印加されることにより既に蓄積・保
存されているデータの消去が実行され、次にドレイン１
０２に書き換え電圧が、コントロールゲート１０１にｏ
Ｖが印加されることにより新たなデータの書き込みが実
行される。

このようなメモリセルを有する従来の電気的に書き換え
可能な半導体記憶装置の一般的構成を第３図に示す。同
図においてアドレス入力回路３゜４は、アドレス入力端
子１．２から夫々入力されるアドレス信号ＡＯ，Ａｌを
受けてアドレス信号ＡＯＯ，ＡＩＯを夫々アドレスデコ
ーダ５に出力する。アドレスデコーダ５は、アドレス入
力回路３．４から出力されたアドレス信号ＡＯＯ。

ＡＩＯを受けてこれをデコードし、メモリセル領域１６
内に配設されているアドレスラインＸｏ。

Ｘｉ、Ｘ２．Ｘ３の１つを選択する。制御回路１０は、
制御端子１１，１２．１３に夫々加えられる書き込み信
号Ｗ１消去信号Ｅ或いは読み出し信号Ｒに従ってメモリ
セルＭＯＯ〜Ｍ３３の書！込み、消去又は読み出しを実
行する。書き込み時には、データＤｏ、ＤＩ、Ｄ２．Ｄ
Ｂがデータ入出力端子６．　７．８．　９からデータ入
出力回路１５を介してメモリセルＭＯＯ−Ｍ３３へ与え
られ、読み出し時には、これと逆方向にデータが読み出
される。データの消去及び書き込み（書き換え）時には
、制御回路１ｏには端子１４がら書き換え電圧ｖ１．が
供給される。

この従来の装置における書き換え動作は次のようにして
行われる。まず、消去信号Ｅのレベル“１”により、消
去ライン２に書き換え電圧ｖ、。

が、データラインＤＯＩ〜Ｄ３１にｏｖが出力される。

これにより、アドレスデコーダ５により選択されている
アドレスライン、例えばアドレスデコーダＸＯに属する
メモリセルＭＯＯ〜Ｍ３０のコントロールゲート及びド
レインに、トランジスタ（セレクトゲー））ＴＲ２；　
ＴＲＩを介して夫々書き換え電圧Ｖ１．及びＯｖが印加
され、それらメモリセルのデータが消去される。次いで
、書き込み信号Ｗのレベル“１”により、消去ライン２
にＯｖが出力され、またデータラインＤＯＩ〜Ｄ３１の
うち、入力データＤＯ〜Ｄ３のレベルが′Ｏｍのライン
にＯｖが、１１ｍのラインに書き換え電圧ｖ１．が出力
される。アドレスデコーダ５により選択されているアド
レスライン、例えばアドレスラインＸＯに属するメモリ
セルＭＯＯ〜Ｍ３０にデータＤＯ〜Ｄ３が書き込まれる
。

（発明が解決しようとする課題）上述したように、従来の電気的にデータの書き換えが可
能な不揮発性半導体記憶装置においては、データの書き
換え作業は、書き込みデータの論理値に関らず、まず書
き換えを行うアドレスに対応する全部のメモリセルに対
してデータ消去を実行し、次いで前記書き込みデータの
論理値に応じて特定の論理値（例えば“１″）を書き込
むべきメモリセルに対して書き込みを実行するという順
序でなされる。

このため、上述した半導体記憶装置における成るアドレ
ス中の任意のメモリセルに対してデータの読出し又はデ
ータの書き換えを実行しようとする場合にも、前記同一
アドレス中の前記データの読出シ又はデータの書き換え
を実行したいメモリセル以外のメモリセルに対しても、
同様なデータの読出し又は書き換え動作を実行しなけれ
ばならないこととなる。

このような場合、従来においては、上記アドレスに属す
る全てのメモリセルに記憶、保持されているメモリデー
タを一旦読出して上記半導体記憶装置以外の記憶装置に
二時的に記憶させておくという方法を採用することによ
って、前記メモリセル以外のメモリセルに記憶、保持さ
れていたメモリデータを保持するようにしていた。この
ように、成るアドレス中の任意のメモリセルだけを対照
としてデータの書き換えを行ないたい場合には、複雑な
処理作業を必要とした。

又、電気的に書き換え可能な半導体記憶装置にあっては
、一般に、データの書き換え作業を実行する毎にメモリ
セルがダメージを受けるようになっているので、従来の
ように、成るアドレス中の一部のメモリセルについての
みデータの書き換えを行ないたいときにも、上記アドレ
スに属する全てのメモリセルのデータの書き換えが行な
われるものとすると、データの書き換えを必要としない
メモリセルに対してまでも余分なダメージを与えること
となり、メモリセルの寿命を縮めてしまうという問題が
ある。

そのうえ、上述したような電気的に書き換え可能な半導
体記憶装置の不揮発性メモリにあっては、これらメモリ
セルがマトリクス状に配設されている場合には、成るア
ドレスに属するメモリセルに関してデータの書き換えを
実行しようとするときに、このデータの書き換えを実行
しようとするアドレスと同一の縦方向のライン及び横方
向のラインにも夫々データ書き換えのための高電圧が印
加されることになる。そのため、これらのラインに接続
されているメモリセルにメモリデータとして蓄積されて
いる電荷量が減少するという不具合がある。

更に前記不揮発性メモリセルには、一般に、保持されて
いるデータの読出しを実行すると、この読出しが実行さ
れたメモリセルにメモリデータとして蓄積されている電
荷量が減少するという性質があるので、成るアドレス中
の任意のメモリセルに対してデータの読出しを実行しよ
うとすると、上記アドレスに属する他のすべてのメモリ
セルに対してもデータの読出し動作を実行することとな
るために、データの読出しを必要としないメモリセルに
メモリデータとして蓄積されている電荷量までをも減少
させてしまうという問題点があった。

従って本発明は、上記に鑑みてなされたもので、その目
的は、データの書き換え又は読出しを実行したいメモリ
セルに対してのみ、データの書き換え又は読出しが実行
できるようにすることによって、データの書き換えに要
する処理作業を減らすことができ、又、データ書き換え
に際しての高電圧の印加回数を減少させることによって
、メモリセルに対するデータの書き換え時のダメージを
大幅に減少せしめてメモリセルの寿命を大幅に伸ばしこ
れによってデータの書き換え回数を大幅に増やすことが
でき、更には、データの読出し時及びデータの書き換え
時におけるメモリデータとして各々のメモリセルに蓄積
されている電荷量の減少を抑制することができることに
よって、各々のメモリセルのデータ保持時間を大幅に伸
ばすことができる半導体記憶装置を提供することにある
。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するために、本発明に系る半導体記憶装
置は、電気的に書き換え可能な複数の不揮発性メモリセ
ルと、前記複数の不揮発性メモリセルの中からデータの
書き換え又は読出しを実行したいメモリセルを選択する
ための信号を出力する回路と、前記選択信号出力回路か
らの出力信号に基づいてデータの書き換え又は読出しを
実行したいメモリセルを選択してこの選択したメモリセ
ルに対してのみデータの書き換え又は読出しを実行する
制御回路とを有し、前記制御回路は、前記選択したメモ
リセルに対してデータの書き換えを行なうときには、書
き換えを行なうべき入力データの論理値に応じて前記選
択したメモリセルに対するデータの消去又は書き込みの
いずれか一方の動作を選択して実行するように構成した
。

（作　用）本発明に従う半導体記憶装置によれば、制御回路が電気
的に書き換え可能な不揮発性メモリセルに対してデータ
の書き換え又は読出しを実行するに当っては、まず選択
信号出力回路からの出力信号に基づいてデータの書き換
え又は読出しを実行したいメモリセルを選択して、この
選択したメモリセルに対してのみ、データの書き換え又
は読出しを実行する。又、制御回路は、前記選択したメ
モリセルに対してデータの書き換えを行なうときには、
書き換えを行なうべき入力データの論理値に応じて前記
選択したメモリセルに対するデータの消去又は書き込み
のいずれか一方の動作を選択して実行する。つまり、入
力データの論理値が“０”であるときには、前記選択さ
れたメモリセルに対して消去動作が実行され、入力デー
タの論理値が“１１であるときには、前記選択されたメ
モリセルに対して書き込み動作が実行されることになる
。

（実施例）以下、図面により本発明の一実施例について説明する。

第１図は、本発明に従う半導体記憶装置の一実施例の構
成を示したものである。本実施例においては、説明の都
合上、記憶容量が１６ビツトでメモリ構成が４語×４ビ
ットの構成の半導体記憶装置を用いるものとする。

本実施例に従う半導体記憶装置は、第１図を参照して明
らかなように、アドレス入力回路３，４、アドレスデコ
ーダ５、メモリセル領域１７、制御回路１８、データ入
出力回路１５及びビット選択入力回路１６等を具備する
。アドレス入力回路３゜４は、夫々アドレス入力端子１
，２を介して与えられる信号ＡＯ，ＡＩを受けてアドレ
ス信号ＡＯＯ，ＡＩＯをアドレスデコーダ５に出力する
。

アドレスデコーダ５は、アドレス入力回路３，４から出
力されたアドレス信号ＡＯＯ，ＡＩＯをデコードし、メ
モリセル領域１７内に配設されているアドレスラインＸ
Ｏ，Ｘｉ、Ｘ２．Ｘ３の一つを選択する。

メモリセル領域１７には、メモリセルＭ００゜Ｍｏ１．
Ｍｏ２．Ｍｏ３．ＭＩＯ，Ｍｌｌ。

Ｍ１２．Ｍ１３．Ｍ２Ｏ，Ｍ２１．Ｍ２２゜Ｍ２３．Ｍ
２Ｏ，ＭＢ２．ＭＢ２．ＭＢ２がマトリクス状に配置さ
れている。図上横方向に配列された４個のメモリセル（
例えば、メモリセルＭＯＯ，Ｍ１０．Ｍ２０．Ｍ２Ｏ）
のコントロールゲートは、同じアドレスライン（例えば
、アドレスラインＸＯ）にゲートが接続されたトランジ
スタ（セレクトゲート）ＴＲ２を介して、データ消去ラ
インＤＯＯ，ＤＩＯ，Ｄ２０．Ｄ３０に接続されている
。また、それら４個のメモリセル（ＭＯＯ，ＭＩＯ，Ｍ
２Ｏ，、Ｍ２Ｏ）のドレインは、同じアドレスライン（
ＸＯ）にゲートが接続されたセレクトゲートＴＲＩを介
して、データ書き込みラインＤＯＩ、Ｄｌｌ、Ｄ２１．
Ｄ３１に接続されている。

また、図上縦方向に配列された４個のメモリセル（例え
ば、メモリセルＭＯＯ，ＭＯＬ、ＭＯ２゜Ｍｏ３）のコ
ントロールゲートは、セレクトゲートＴＲ２を介して同
じデータ消去ライン（例えば、データ消去ラインＤ００
）に接続され、ドレインはセレクトゲートＴＲ１を介し
て同じデータ書き込みライン（例えば、データ書き込み
ラインＤ０１）に接続されている。

４本のデータ消去ラインＤＯＯ，Ｄ１０゜Ｄ２０．Ｄ３
０及び４本のデータ書き込みラインＤＯＩ、Ｄｉ、２１
．Ｄ３１は、制御回路１８に接続されている。全メモリ
セルＭＯＯ〜Ｍ３３のソースは接地されている。

データ入出力回路１５は、データ入出力端子６゜７．８
．９から与えられる４ビツトのデータＤＯ。

ＤＩ、Ｄ２．Ｄ３を制御回路１８に出力し、また制御回
路１８によってメモリセル領域１７から読み出された４
ビツトデータをデータ入出力端子６゜７．８．９に出力
する。このデータ入出力回路１５には、例えばバッファ
回路やラッチ回路が使用される。

ビット選択入力回路１６は、書き換えを行ないたいビッ
トを指定するために与えられるビット選択情報として、
ビット選択信号入力端子ＳＯ〜Ｓ３から４ビツトのビッ
ト選択信号ｓｌ、ｓ２゜ｓ３．ｓ４を入力して保持する
とともに、この入力した４ビツトのビット選択信号Ｓｌ
、８２゜ｓ３．ｓ４を制御回路１８に出力する。このビ
ット選択入力回路１６にも、前記データ入出力回路１５
と同様に、バッファ回路やラッチ回路が使用される。

制御回路１８は、メモリセル領域１７に対するデータ読
み出し動作、データ消去動作およびデータ書き込み動作
を実行するためのもので、書き換え制御端子１９、読み
出し制御端子２０及び書き換え電圧入力端子２１を有し
、制御端子１９゜２０に加えられる電圧Ｅ／Ｗ、Ｈによ
り動作が選択される。この制御回路１８は、前述したよ
うにデータ消去ラインＤＯＯ〜Ｄ３０及びデータ書き込
みラインＤ０１〜Ｄ３１を介して各メモリセルＭＯＯ〜
Ｍ３３のコントロールゲート及びドレインに接続されて
いる。

制御回路１８は、制御端子１９に加えられる書き換え信
号Ｅ／Ｗのレベル“１”により書き換え動作を行ない、
制御端子２０に加えられる読み出し信号Ｒのレベル“１
″により読み出し動作を行なう。ここで、同じアドレス
に属するメモリセル、例えばメモリセルＭＯＯ，ＭＩＯ
，Ｍ２０゜Ｍ２Ｏに着目すると、それらは夫々異なるデ
ータ消去ラインＤＯＯ〜Ｄ３０及び異なるデータ書き込
みラインＤＯＩ−Ｄ３１に接続されている。制御回路１
８は、書き換え動作において、各メモリセル毎に、それ
に接続されているデータ消去ラインとデータ書き込みラ
インのいずれに書き換え電圧Ｖｐｐ或いはＯｖを加える
かを選択する。これによって、各メモリセル毎にデータ
消去又は書き込みの一方の動作が選択される。この時、
書き換え電圧Ｖ　は書き換え電圧入力端子２１から制御
口ｐ路１８に供給される。

第４図は、制御回路１８の一回路例を示す。

ここでは入出力データの１ビツト目ＤＯに対応する部分
のみ図示されており、同様の回路が残りの３ビツトＤ１
〜Ｄ３についても設けられているものとする。同図にお
いて、第１出力切換回路３１゜第２出力切換回路３２は
共に、書き換え信号Ｅ／Ｗ、読み出し信号Ｒ及び書き換
え電圧Ｖ　の供給ｐを受け、書き換え信号Ｅ／Ｗ及び読み出し信号Ｒによっ
てその状態が制御される。また、第１出力切換回路３１
の出力はデータ消去ラインＤＯＯに、第２出力切換回路
３２の出力はデータ書き込みラインＤ０１に接続されて
いる。書き込み時は書き換え信号Ｅ／Ｗは“１”であり
、これにより第１出力切換回路３１．第２出力切換回路
３２は出力状態にされる。

このとき、ビット選択信号入力端子ＳＯから入力された
選択信号ｓＯが“０”であれば、データ入出力回路１５
から入力されインバータ３０を介して与えられるデータ
ｄｏが“１１であるか０”であるかに拘らず、アンド回
路３４の出力信号ｆ００は“０”となり、第１出力切換
回路３１に印加される。他方、アンド回路３５の出力信
号ｆｏ１も上記と同様に“０°となり、第２出力切換回
路３２に印加される。よって、この場合にはデータ消去
ラインＤＯＯ、データ書き込みラインＤ０１に出力され
る信号は、ともに“０“となるので、ビット選択信号入
力端子ＳＯに対応するメモリセルＭＯＯに記憶、保持さ
れているデータの書き換えは行なわれないこととなる。

ビット選択信号入力端子ＳＯから入力された選択信号Ｓ
Ｏが“１″であれば、データ入出力回路１５から入力さ
れるデータｄｏが“１”であるか“０”であるかによっ
て、アンド回路３４の出力信号ｆ００、アンド回路３５
の出力信号ｆ０１の値が夫々“１゜か或いは“０”にな
る。即ち、データｄｏが“１１であれば、このデータｄ
Ｏの論理レベルがインバータ３０によって反転されて“
０”となるから、アンド回路３４の出力信号ｆ００は０
”となり、第１出力切換回路３１に印加される。他方、
アンド回路３５の出力信号ｆｏ１は“１”となり、第２
出力切換回路３２に印加される。従って、第１出力切換
回路３１からデータ消去ラインＤＯＯにはＯｖが、第２
出力切換回路３２からデータ書き込みＤｏｌには書き換
え電圧Ｖ　が夫々出力されｐることとなる。上記と逆に、データｄＯが“Ｏｍであれ
ば、このデータｄＯの論理レベルがインバータ３０によ
って反転されて１′となるから、アンド回路３４の出力
信号ｆ００は“１”となり、第１出力切換回路３１に印
加される。他方、アンド回路３５の出力信号ｆ０１は“
０″となり、第２出力切換回路３２に印加される。従っ
て、第１出力切換回路３１からデータ消去ラインＤＯＯ
には書き換え電圧Ｖ　が、第２出力切換回路３２かｐらデータ書き込みラインＤ０１にはＯｖが夫々出力され
ることとなる。

ここで上述したデータ書き換えラインＤ０１は、読出回
路３３の入力端とも接続されている。この読出回路３３
は書き換え信号Ｅ／Ｗ及び読み出し信号Ｒにより制御さ
れ、データ書き込み時には書き換え信号Ｅ／Ｗの“１”
によってハイインピーダンス状態にされる。よって、デ
ータ書き換えラインＤＯＩの状態に影響を与えない。

データ読出し時には、読み出し信号Ｒが°１”となる。

これにより第１出力切換回路３１は読み出し電圧ｖＲを
出力する状態に、第２出力切換回路３２はハイインピー
ダンス状態に、また読出回路３３は、上記状態において
ビット選択信号入力端子ＳＯから入力されたビット選択
信号ＳＯが“１“であれば、読出し状態にされる。従っ
て、選択されたメモリセル例えばＭＯＯ内のデータＤＯ
がデータ書き換えラインＤＯ１に出力され、読出回路３
３を通じてデータ人出回路１５へ読み出される。

上述した制御回路１８における信号の入出力の関係を表
１に示す。

表　　１Ｖ　：書き換え電圧ｐｖＲ：読出し時のコントロールゲートの電圧又比較のた
めに、第２図に示す従来の制御回路１０の入出力関係を
表２に示す。

表　　２ ■　：書き換え電圧ｐｖＲ：読出し時のコントロールゲートの電圧表１、表２
を比較対照して明らかなように、従来の半導体記憶装置
においては、データの書き換え動作を実行する場合には
、書き込みデータたる入力データＤｎ（ｎ−０〜３）の
論理値に関らず、まず書き換え動作を実行するアドレス
に対応する全部のメモリセルに対してこれらメモリセル
に記憶されているデータの消去を実行し、次いで入力デ
ータＤｎ　（ｎ＝０〜３）の論理値に応じて、“１”　
（負論理の場合は“０”）を書き込むべきメモリセルに
対して書き込みを実行するようになっている。

これに対して、本実施例においては、表１に示すように
、データの書き換え動作を実行する場合（Ｅ／ｗ−１の
場合）には、ビット選択入力回路１６から出力されたビ
ット選択情報５ｎ（ｎ−０〜３）が“１”のビットのメ
モリセルに対してのみ、データ入出力回路１５を介して
与えられる入力データｄｎ（ｎ−０〜３）の論理値が４
１“か“０”かに応じて前記メモリセルに対するデータ
の書き込み又は消去を実行する。一方、ビット選択入力
回路１６から出力されたビット選択情報５ｎ（ｎ−０〜
３）が“０”のビットのメモリセルに対しては、データ
入出力回路１５を介して与えられる入力データｄｎ　（
ｎｍＯ〜３）の論理値が“１″であるが“０″であるか
に拘らず、前記メモリセルに対してはデータの書き込み
も消去も実行しない。

又、読出し時においても、上述した書き換え時と同様に
、ビット選択入力回路１６から出力されたビット選択情
報ｓｎ（ｎｍｏ〜３）が“１”のビットのメモリセルに
対してのみ、データの読出しを実行し、“０”のビット
のメモリセルに対しては、データの読出しを実行しない
。

従って、本実施例に従う半導体記憶装置に係るデータの
書き換え及び読出し方法によれば、成るアドレス中にお
けるデータの書き換え又は゛読出しを実行したいメモリ
セルに対してのみ、データの書き換え、消去又は読出し
を実行することが可能となり、従来の半導体記憶装置の
ように、成るアドレス中の全てのメモリセルに対してデ
ータの書き込み、消去又は読出しを実行しなくてよくな
った。

〔発明の効果〕

以上説明したように、本発明によれば、電気的に書き換
え可能な不揮発性メモリセルに対してデータの書き換え
又は読出しを実行するに当っては、まず選択信号出力回
路からの出力信号に基づいてデータの書き換え又は読出
しを実行したいメモリセルを選択して、この選択したメ
モリセルに対してのみ、データの書き換え又は読出しを
実行し、前記選択したメモリセルに対してデータの書き
換えを行なうときには、書き換えを行なうべき入力デー
タの論理値に応じて前記選択したメモリセルに対するデ
ータの消去又は書き込みのいずれか一方の動作を選択し
て実行することとしたので、データの書き換え又は読出
しを実行したいメモリセルに対してのみデータの書き換
え又は読出しを実行することができるためにデータの書
き換えに要する処理作業を減らすことができ、又、デー
タ書き換えに際しての高電圧の印加回数が減少するので
メモリセルに対するデータの書き換え時のダメージを大
幅に減少させることができるために、メモリセルの寿命
を大幅に伸ばしこれによってデータの書き換え回数を大
幅に増やすことができ、更にはデータの読出し時及びデ
ータの書き換え時におけるメモリデータとして各々のメ
モリセルに蓄積されている電荷量の減少を抑制すること
ができるのでこれによって各々のメモリセルのデータ保
持時間を大幅に伸ばすこときができる半導体記憶装置を
提供することが可能となった。

【図面の簡単な説明】

第１図は本発明に従う半導体記憶装置の一実施例の回路
構成図、第２図は電気的に書き換え可能な半導体記憶装
置に一般的に使用されているメモリセルの構成を示す図
、第３図は従来技術に従う半導体記憶装置の回路構成図
、第４図は第１図の実施例の制御回路のブロック図であ
る。１５・・・データ入出力回路、１６・・・ビット選択入
力回路、１８・・・制御回路、３０・・・インバータ、
３１・・・第１出力切換回路、３２・・・第２出力切換
回路、３３・・・読出回路、ＭＯＯ，ＭＯＩ、ＭＯ２゜
ＭＯ３，ＭＩＯ，Ｍｌｌ、Ｍ１２．Ｍ１３゜Ｍ２Ｏ０，
Ｍ２１．Ｍ２２．Ｍ２３．Ｍ２Ｏ。ＭＢ２．ＭＢ２．ＭＢ２・・・電気的に書き換え可能な
不揮発性半導体メモリセル、ＤＯ，ＤＩ、Ｄ２゜Ｄ３・
・・入力データ、ＤＯＯ，ＤＩＯ，Ｄ２０゜Ｄ３０・・
・データ消去ライン、ＤＯｌ、Ｄｌｌ。Ｄ２１．Ｄ３１・・・データ書き込みライン。

Claims

【特許請求の範囲】

電気的に書き換え可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの中からデータの書き換
え又は読出しを実行したいメモリセルを選択するための
信号を出力する回路と、前記選択信号出力回路からの出
力信号に基づいてデータの書き換え又は読出しを実行し
たいメモリセルを選択してこの選択したメモリセルに対
してのみデータの書き換え又は読出しを実行する制御回
路とを有し、前記制御回路は、前記選択したメモリセル
に対してデータの書き換えを行なうときには、書き換え
を行なうべき入力データの論理値に応じて前記選択した
メモリセルに対するデータの消去又は書き込みのいずれ
か一方の動作を選択して実行するように構成されている
ことを特徴とする半導体記憶装置。