JPS6053000A - 集積メモリ回路 - Google Patents
集積メモリ回路Info
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- JPS6053000A JPS6053000A JP59142474A JP14247484A JPS6053000A JP S6053000 A JPS6053000 A JP S6053000A JP 59142474 A JP59142474 A JP 59142474A JP 14247484 A JP14247484 A JP 14247484A JP S6053000 A JPS6053000 A JP S6053000A
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- 230000005669 field effect Effects 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 3
- 101150054854 POU1F1 gene Proteins 0.000 claims description 2
- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000003369 Quality Function Deployment Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 2
- 101100209986 Rattus norvegicus Slc18a1 gene Proteins 0.000 description 1
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、行及び列に配列された、各々データワードの
１ピツＩ〜を記憶し１ｑる複数個のメモリセルと、少く
とも１個のメモリセルを選択して書込サイクル中形セル
に情報を用込むことができるようにづると共に読出→ノ
ーイクル中該セルから情報を読出すことができるように
する選択装置を具え、前記情報を前記セルに第１状態又
は第２状態の何れか一方の状態に記１１ Ｕるものであ
って、更に、選択されたセルに記憶されている情報を読
出し、このセルに記憶されている情報を出逢サイクル中
にこのセルに記憶すべき情報と比較し、このセルに記憶
されている情報とこれに記憶すべき情報との差の存在に
応答して、その差が前記第１状態から前記第２状態への
変更を示していようとその逆の変更″を示していようと
関係なく前記選択されたセルに記憶すべき情報を書込み
、選択されたセルに記憶すべき情報がこのセルに既に記
憶されている情報に等しい場合にはは回込ザイクルをＲ
’ 、１１： Ｔる読出／比較／書込装置を具える集積
メモリ回路に関するものである。
１ピツＩ〜を記憶し１ｑる複数個のメモリセルと、少く
とも１個のメモリセルを選択して書込サイクル中形セル
に情報を用込むことができるようにづると共に読出→ノ
ーイクル中該セルから情報を読出すことができるように
する選択装置を具え、前記情報を前記セルに第１状態又
は第２状態の何れか一方の状態に記１１ Ｕるものであ
って、更に、選択されたセルに記憶されている情報を読
出し、このセルに記憶されている情報を出逢サイクル中
にこのセルに記憶すべき情報と比較し、このセルに記憶
されている情報とこれに記憶すべき情報との差の存在に
応答して、その差が前記第１状態から前記第２状態への
変更を示していようとその逆の変更″を示していようと
関係なく前記選択されたセルに記憶すべき情報を書込み
、選択されたセルに記憶すべき情報がこのセルに既に記
憶されている情報に等しい場合にはは回込ザイクルをＲ
’ 、１１： Ｔる読出／比較／書込装置を具える集積
メモリ回路に関するものである。
上述の集積メモリ回路は英国特許出願ＧＢ−２０６２３
８８Ａ号から既知であり、これには電気的に書換え可能
な読出し専用メモリ（ＥＡＲＯＭ）が開示されている。
８８Ａ号から既知であり、これには電気的に書換え可能
な読出し専用メモリ（ＥＡＲＯＭ）が開示されている。
このタイプのメモリには電気的に書換え可能なＩＧＦＥ
Ｔデバイス形のメモリ素子が設けらている。各メモリ素
子のＩ Ｇ ＦＥ Ｔは２個の主電極と２個のゲートを
有し、２個のゲートはメモリ素子を適正にプログラムす
るのに必要なもので、各セルはプログラミングのために
２個のビットラインと２個のワードラインに接続されて
いる。これらセルをプログラムづるための上記特許出願
に開示されている読出／比較／Ｎ込回路は電気的に消去
及びプログラム可能な読出し専用メモリ（ＥＦＰＲＯＭ
＞に使用することはできず、これはＦＦＰＲＯＭには異
なるタイプ、即ち３電極を有する１〜ランジスタが使用
されているためである。
Ｔデバイス形のメモリ素子が設けらている。各メモリ素
子のＩ Ｇ ＦＥ Ｔは２個の主電極と２個のゲートを
有し、２個のゲートはメモリ素子を適正にプログラムす
るのに必要なもので、各セルはプログラミングのために
２個のビットラインと２個のワードラインに接続されて
いる。これらセルをプログラムづるための上記特許出願
に開示されている読出／比較／Ｎ込回路は電気的に消去
及びプログラム可能な読出し専用メモリ（ＥＦＰＲＯＭ
＞に使用することはできず、これはＦＦＰＲＯＭには異
なるタイプ、即ち３電極を有する１〜ランジスタが使用
されているためである。
ＥＥＰＲＯＭの一例が［Ｅ ＩｅｃｔｒｏｎｉｃｓＭａ
ｇａ７ｉｎｅ Ｊ （１９８０年２月２８日発行）に発
表されティるＪｏｈｎｓｏｎの論文”１６−Ｋ ＦＦＰ
ＲＯＭ Ｒｅ１ｉｅｓ ｏｎ Ｔｕｎｎｅｌｉｎｇ ｆ
ｏｒ ３ｙｔｅ［ｒａｓａｂｌｅ ｐ ｒＯｑｒｉ’１
ｍ ３ ｊｏｒａ（ｌｅ”に開示されている。この論文
に開示されているメモリはメモリセル用に〕「１−ティ
ングゲートＦＥＴを用いている。この論文に開示されて
いる回路構成では、１バイ１〜を記憶する８個のセルの
各々をこのバイトの他のセルと別々に充電することがで
きない。
ｇａ７ｉｎｅ Ｊ （１９８０年２月２８日発行）に発
表されティるＪｏｈｎｓｏｎの論文”１６−Ｋ ＦＦＰ
ＲＯＭ Ｒｅ１ｉｅｓ ｏｎ Ｔｕｎｎｅｌｉｎｇ ｆ
ｏｒ ３ｙｔｅ［ｒａｓａｂｌｅ ｐ ｒＯｑｒｉ’１
ｍ ３ ｊｏｒａ（ｌｅ”に開示されている。この論文
に開示されているメモリはメモリセル用に〕「１−ティ
ングゲートＦＥＴを用いている。この論文に開示されて
いる回路構成では、１バイ１〜を記憶する８個のセルの
各々をこのバイトの他のセルと別々に充電することがで
きない。
これがため、１バイ１〜の（ｆ意、のセルを充電するた
めにはこのパイ１への全てのセルを、これらを充電され
た状態に紺持する必要があろうとなかろうと充電しなけ
ればならない。これは選択したバイトをクリアした後に
のみ、充電きれた状態に維持ずべきでない選択したセル
を必要に応じ放電させることができることを意味し、１
バイトの任意の特定のセルに情報を充電するためには２
つのサイクル、即ちメモリの選択したヒルの全てを充電
する消去サイクルと、これらセルを個々に選択して放電
させるプログラミングサイクルを必要とする。
めにはこのパイ１への全てのセルを、これらを充電され
た状態に紺持する必要があろうとなかろうと充電しなけ
ればならない。これは選択したバイトをクリアした後に
のみ、充電きれた状態に維持ずべきでない選択したセル
を必要に応じ放電させることができることを意味し、１
バイトの任意の特定のセルに情報を充電するためには２
つのサイクル、即ちメモリの選択したヒルの全てを充電
する消去サイクルと、これらセルを個々に選択して放電
させるプログラミングサイクルを必要とする。
本発明の目的は他のメモリセルに記憶されている情報を
変化ざＵることなく個々のメモリセルの情報を比較的簡
単な読出／比較／書込装置によって第１状態から第２状
態へ又はその逆の何れにも−ステップで変更することが
できるＥＥＰＲＯＭ回路を］；？供Ｊることにある。
変化ざＵることなく個々のメモリセルの情報を比較的簡
単な読出／比較／書込装置によって第１状態から第２状
態へ又はその逆の何れにも−ステップで変更することが
できるＥＥＰＲＯＭ回路を］；？供Ｊることにある。
本発明の特徴の一つは、ＥＥＰＲＯＭの書込サイクルに
必要とされる１１４間を減少ざゼることにある。
必要とされる１１４間を減少ざゼることにある。
本発明の利点の一つは、ＥＦＰＲＯＭアレーの寿命が増
大する点にある。情報を変更する必要のあるヒルのみが
書込サイクルを受けるので、各セルは充電及び放電サイ
クルを受ける回数がかなり減少覆る。
大する点にある。情報を変更する必要のあるヒルのみが
書込サイクルを受けるので、各セルは充電及び放電サイ
クルを受ける回数がかなり減少覆る。
本発明の他の目的は、ＥＥＰＲＯＭアレーの１パイ１〜
の情報を、このバイト中の変更を要するセルのみに書込
みを行なってその変更が放電状態から充電状態への変更
であろうとその逆の変更であろうと変更できるようにす
ることにある。
の情報を、このバイト中の変更を要するセルのみに書込
みを行なってその変更が放電状態から充電状態への変更
であろうとその逆の変更であろうと変更できるようにす
ることにある。
本発明の更に他の目的は、ＥＥＰＲＯＭのアレーの１パ
イ１〜の任意のセルを充電すると同時にこのパイｉ〜の
他の任意のセルを放電することができるようにすること
にある。
イ１〜の任意のセルを充電すると同時にこのパイｉ〜の
他の任意のセルを放電することができるようにすること
にある。
本発明の集積メ℃り回路においては、各メモリセルはフ
ローティングゲート電界効果トランジスタを具え、その
主電極（トレイン）とグー１〜電極を第１及び第２ビツ
トラインにそれぞれ接続し、該第１及び第２ビツトライ
ンを読出／比較／＠込装貿のフリップフロップ回路に接
続し、該フリップフロップ回路が書込動作の開始時にお
いて第１の状態のどきはこれから第１ビツトラインに電
流を流して選択されたセルに情報を前記第１状態（放電
状態）に書込み、該フリップフロップ回路が組込動作の
開始時において第２の状態のときはこれから第２ビツト
ラインに電流を流して選択されたセルに情報をｔｉｆｌ
ｒ記第２状態（充電状態）に書込むよう構成したことを
特徴とする。
ローティングゲート電界効果トランジスタを具え、その
主電極（トレイン）とグー１〜電極を第１及び第２ビツ
トラインにそれぞれ接続し、該第１及び第２ビツトライ
ンを読出／比較／＠込装貿のフリップフロップ回路に接
続し、該フリップフロップ回路が書込動作の開始時にお
いて第１の状態のどきはこれから第１ビツトラインに電
流を流して選択されたセルに情報を前記第１状態（放電
状態）に書込み、該フリップフロップ回路が組込動作の
開始時において第２の状態のときはこれから第２ビツト
ラインに電流を流して選択されたセルに情報をｔｉｆｌ
ｒ記第２状態（充電状態）に書込むよう構成したことを
特徴とする。
本発明のメモリ回路においては、読出／比較／書込装置
は記憶されている情報と記憶すべき情報どの間に差が存
在する選択されたセルのみに情報を書込む。斯る書込み
は関連づるセルの前記差が第１状態から第２状態への変
更を示すのかその逆の変更を示すのかとは無関係に実行
される。
は記憶されている情報と記憶すべき情報どの間に差が存
在する選択されたセルのみに情報を書込む。斯る書込み
は関連づるセルの前記差が第１状態から第２状態への変
更を示すのかその逆の変更を示すのかとは無関係に実行
される。
本発明のＥＥＰＲＯＭ型集積メモリ回路においては、更
に、当該メモリ回路は複数個のメモリセクションを具え
、各セクションは複数行及び列のメモリセルと、並列に
動作して各セクションの１メモリセルを同時に選択し、
読出し、書込む読出／比較／書込装置とを具え、各セク
ションのメモリセルの情報の変更を、他のセクションの
メモリセルの情報の変更と独立に行なえるようにしたこ
とを特徴どする。このメモリ回路は複数個のけルを同時
に選択する選択装置を含み、供給された情報を書込４ブ
イクル中これらセルに書込むことができると共に続出サ
イクル中これらセルから情報を読出すことができる。こ
れらセルに記憶されている情報は第１状態か第２状態の
何れかである。この回路の有利な点は、第１状態の情報
を第２状態の情報を含む選択セルに書込むと同時に第２
状態の情報を第１状態の情報を含む他の選択セルに書込
むことができる点にある。
に、当該メモリ回路は複数個のメモリセクションを具え
、各セクションは複数行及び列のメモリセルと、並列に
動作して各セクションの１メモリセルを同時に選択し、
読出し、書込む読出／比較／書込装置とを具え、各セク
ションのメモリセルの情報の変更を、他のセクションの
メモリセルの情報の変更と独立に行なえるようにしたこ
とを特徴どする。このメモリ回路は複数個のけルを同時
に選択する選択装置を含み、供給された情報を書込４ブ
イクル中これらセルに書込むことができると共に続出サ
イクル中これらセルから情報を読出すことができる。こ
れらセルに記憶されている情報は第１状態か第２状態の
何れかである。この回路の有利な点は、第１状態の情報
を第２状態の情報を含む選択セルに書込むと同時に第２
状態の情報を第１状態の情報を含む他の選択セルに書込
むことができる点にある。
図面につき本発明を説明する。
第１図は本発明ＥＥＰＲＯＭ回路の８個のセクションの
第１セクシヨンを示す。各セクションは３２列、２５６
行の行列に配置された８１９２ｇ］のメモリ素子を含ｌ
υでいる。Ｅ Ｅ Ｐ ＲＯＭアレーの第１ セクショ
ンには４個のフローティングゲート電界効果トランジス
タＲ６ＯＱＭｏ 、Ｒｏ ００Ｍ３□。
第１セクシヨンを示す。各セクションは３２列、２５６
行の行列に配置された８１９２ｇ］のメモリ素子を含ｌ
υでいる。Ｅ Ｅ Ｐ ＲＯＭアレーの第１ セクショ
ンには４個のフローティングゲート電界効果トランジス
タＲ６ＯＱＭｏ 、Ｒｏ ００Ｍ３□。
Ｒ２，５０ＱＭ。 及びＲ２５５０ＱＭ８１ を示しで
ある。
ある。
これらトランジスタは第１セクシヨンの第１列の第１行
のメモリセル、第３２列の第１行のメモリセル、第１列
の第２５６行のメモリセル及び第３２列の第２５６行の
メモリセルである。第１セクシヨンの第２列から第３１
列のメモリセルは図を簡単とするために図示してなく、
これらは垂直の破線ブロックと記号Ｃ１〜Ｃ３０で省略
しである。同様に第１セクシヨンの第２行〜第２５５行
のメモリセルも図示してなく、これらは水平の破線ブロ
ックと記号Ｒ１〜Ｒ２５４で省略しである。
のメモリセル、第３２列の第１行のメモリセル、第１列
の第２５６行のメモリセル及び第３２列の第２５６行の
メモリセルである。第１セクシヨンの第２列から第３１
列のメモリセルは図を簡単とするために図示してなく、
これらは垂直の破線ブロックと記号Ｃ１〜Ｃ３０で省略
しである。同様に第１セクシヨンの第２行〜第２５５行
のメモリセルも図示してなく、これらは水平の破線ブロ
ックと記号Ｒ１〜Ｒ２５４で省略しである。
第１セクシヨンの各メモリセルは、それぞれ２個の行選
択電界効果トランジスタ（通常型）と関連し、図示の４
個のセルに対するこれらトランジスタは符号ＲｏｏＱ、
。、ＲｏＯＱＧｏ；Ｒ０ＯＱＧ３１ ｌＲＯ０ＱＤ３１
： Ｒ２５５０ＱＧＯ。
択電界効果トランジスタ（通常型）と関連し、図示の４
個のセルに対するこれらトランジスタは符号ＲｏｏＱ、
。、ＲｏＯＱＧｏ；Ｒ０ＯＱＧ３１ ｌＲＯ０ＱＤ３１
： Ｒ２５５０ＱＧＯ。
Ｒ２５５０ＱＤＯ及びＲ２５５０ＱＧ３１．Ｒ２５５０
ＱＤ３１で識別しである。
ＱＤ３１で識別しである。
第１セクシヨンの各列の全メモリセルは２個の列選択電
界効果１〜ランジスタ（通常型）と関連し、第１及び第
３２列に対するこれらトランジスタを０ＱＣＧＯ・０Ｑ
ＣＤＯ及びｏ’７）ＣＧａｔ ・ＯＱＣＤ３，１で識別
しである。
界効果１〜ランジスタ（通常型）と関連し、第１及び第
３２列に対するこれらトランジスタを０ＱＣＧＯ・０Ｑ
ＣＤＯ及びｏ’７）ＣＧａｔ ・ＯＱＣＤ３，１で識別
しである。
第２図には第１ｔ７クシヨンについて上）ホしたと同一
のメモリセルが示されているが、第２図はＥ Ｅ Ｐ
ＲＯＭアレーの第８セクシヨンのメモリセルを示すもの
である。第２〜第７セクシヨンのメモリセルは簡単のた
め図示してないが、これら各セクションは第１及び第８
セクシヨンと同一である。各レフシコンはアレーの各８
セルバイトの１つのメモリセルを構成する。これがため
、各セルの同一の行及び列を選択することにより関連す
るバイトの８セル全てを読出し又は書込みすることがで
きる。
のメモリセルが示されているが、第２図はＥ Ｅ Ｐ
ＲＯＭアレーの第８セクシヨンのメモリセルを示すもの
である。第２〜第７セクシヨンのメモリセルは簡単のた
め図示してないが、これら各セクションは第１及び第８
セクシヨンと同一である。各レフシコンはアレーの各８
セルバイトの１つのメモリセルを構成する。これがため
、各セルの同一の行及び列を選択することにより関連す
るバイトの８セル全てを読出し又は書込みすることがで
きる。
以後説明を簡単とするために、各メモリセルトランジス
タは行位首及び列位置と無関係にＱ として、そのゲー
トに接続された関連する通常型の電界効果１〜ランジス
クはゲート選択トランジスタＱＭ として、ソースが関
連するメモリセル１−ランジスタに接続された通常型の
電界効果トランジスタはドレイン選択トランジスタＱＤ
として表わす（第３図参照）。各メモリセルにおいてゲ
ート選択トランジスタＱ。はそのドレインを列選択ライ
ンに、そのソースをノロ−ティングゲートメモリセルト
ランジスタＱＭのゲートに接続する。各セルのドレイン
選択トランジスタＱＤはそのドレインを列選択ラインに
、そのソースをメモリセルフローティングゲートトラン
ジスタＱＭのドレインに接続する。各メモリセルトラン
ジスタＱＭのソースは接地する。各行各列のゲート選択
１−ランジスタＱ。及びドレイン選択トランジスタＱＤ
のゲートは関連する行選択ラインＲ８に接続する。
タは行位首及び列位置と無関係にＱ として、そのゲー
トに接続された関連する通常型の電界効果１〜ランジス
クはゲート選択トランジスタＱＭ として、ソースが関
連するメモリセル１−ランジスタに接続された通常型の
電界効果トランジスタはドレイン選択トランジスタＱＤ
として表わす（第３図参照）。各メモリセルにおいてゲ
ート選択トランジスタＱ。はそのドレインを列選択ライ
ンに、そのソースをノロ−ティングゲートメモリセルト
ランジスタＱＭのゲートに接続する。各セルのドレイン
選択トランジスタＱＤはそのドレインを列選択ラインに
、そのソースをメモリセルフローティングゲートトラン
ジスタＱＭのドレインに接続する。各メモリセルトラン
ジスタＱＭのソースは接地する。各行各列のゲート選択
１−ランジスタＱ。及びドレイン選択トランジスタＱＤ
のゲートは関連する行選択ラインＲ８に接続する。
各ゲート選択１〜ランジスタＱＣｒ及び各ドレイン選択
トランジスタＱ、のドレインは関連する列選択トランジ
スタＱ。。 及びＱＯＤ を経て読出／書込回路ＲＷＭ
のライン７及び８にそれぞれ接続する。
トランジスタＱ、のドレインは関連する列選択トランジ
スタＱ。。 及びＱＯＤ を経て読出／書込回路ＲＷＭ
のライン７及び８にそれぞれ接続する。
各レフシコンの読出／書込回路ＲＷＭはトランジスタＱ
ＦＧ 、ＱＴＧ 、ＱＳＧ 及びＱＨＧ を含むゲート
列選択回路と、トランジスタＱＦＤＱＴＤ 、ＱＳＤ
及びＱＨＤ を含む］ンプリメンタリドレイン列選択回
路を貝える。
ＦＧ 、ＱＴＧ 、ＱＳＧ 及びＱＨＧ を含むゲート
列選択回路と、トランジスタＱＦＤＱＴＤ 、ＱＳＤ
及びＱＨＤ を含む］ンプリメンタリドレイン列選択回
路を貝える。
第３図に示す全てのトランジスタは］−ランジスタＱ。
、及びＱＦＤ を除いてＮチャンネルデバイスである。
トランジスタＱ、。及びＱＦＤ（Ｐチャンネルデバイス
）はフリツプフロツプ回路として配置され、１〜ランジ
スタＱ、。及びＱＴＤ と相まって端子２０からライン
８及び９への接続通路を提供する。後述するように、こ
のフリップフロップ回路は第１状態において関連するメ
モリセルを充電し、第２状態にＪ３いてこれを放電させ
る。トランジスタＱＳＣ，及びＱＳＤ は第２のフリッ
プフロップ回路を構成し、トランジスタＱＨＧ 及びＱ
ＨＤ と相まってライン９及び８から大地への接続通路
を提供する。
）はフリツプフロツプ回路として配置され、１〜ランジ
スタＱ、。及びＱＴＤ と相まって端子２０からライン
８及び９への接続通路を提供する。後述するように、こ
のフリップフロップ回路は第１状態において関連するメ
モリセルを充電し、第２状態にＪ３いてこれを放電させ
る。トランジスタＱＳＣ，及びＱＳＤ は第２のフリッ
プフロップ回路を構成し、トランジスタＱＨＧ 及びＱ
ＨＤ と相まってライン９及び８から大地への接続通路
を提供する。
第３図にはアレーの一つのセクションに対する代表的な
書込装置も示してあり、この書込装置はデータ入力ラッ
チＤＴＬ及びデータ出力ラッチＤＯＬを具える。データ
出力ラッチＤＯＬの入力端子はこの代表的な出逢装置の
一部でもある読出／書込回路ＲＷＭのライン８及び９に
接続する。
書込装置も示してあり、この書込装置はデータ入力ラッ
チＤＴＬ及びデータ出力ラッチＤＯＬを具える。データ
出力ラッチＤＯＬの入力端子はこの代表的な出逢装置の
一部でもある読出／書込回路ＲＷＭのライン８及び９に
接続する。
このデータ出力ラッチの出力ラインＶＤＯは排他ＯＲグ
ー１〜ＥＯから成る比較装置の一方の入力端子に接続ザ
る。データ入力ラッチＤＩＬの入力端子はデータ入力ラ
インＤＩＮに接続し、その出力ラインＶＤＴを排他ＯＲ
グー１−Ｅ○の第２人力端子に接続覆る。排他ＯＲゲー
トの出力端子はスイッチＳＷの入力端子に接続する。こ
のスイッチの他方の入力端子はラインＷＥに接続する。
ー１〜ＥＯから成る比較装置の一方の入力端子に接続ザ
る。データ入力ラッチＤＩＬの入力端子はデータ入力ラ
インＤＩＮに接続し、その出力ラインＶＤＴを排他ＯＲ
グー１−Ｅ○の第２人力端子に接続覆る。排他ＯＲゲー
トの出力端子はスイッチＳＷの入力端子に接続する。こ
のスイッチの他方の入力端子はラインＷＥに接続する。
スイッチＳ Ｗの出力端子は読出／書込回路ＲＷＭの端
子２０に接続する。データ入力ラッチＤＩ＋−の動作の
説明は、本発明では書込動作より先に読出動作が行なわ
れることを理解すれば筒中である。書込動作前に読出動
作を行なうのは書込動作をメモリセルのデータを変更す
る必要がある場合にのみ生じさせるという本発明の特徴
を得るためである。データ入力ラッチＤ１１ （第４図
）はセルへの次の入力がこのラッチに最后に供給された
入力と相違する場合にのみ切換えられる。これがため、
最終入力ラッチを切換えて出力ラインＤＩＶに２進値”
１ ”を出力している場合にはこの出力により第４図
のＮチャンネルゲートＮ４がターンオンされ、端子５１
が２進値“０″に維持される。端子５１の２進値“Ｏ“
はＰチャンネルゲートＰ３をオン状態に維持し、Ｖｃｃ
電位（２進値” ｉ ” ＞が出力ラインＭＤＩに出力
される。第４〜第７図においてＮチャンネルゲートはＮ
、ＰヂャカネルゲートはＰで示しである。
子２０に接続する。データ入力ラッチＤＩ＋−の動作の
説明は、本発明では書込動作より先に読出動作が行なわ
れることを理解すれば筒中である。書込動作前に読出動
作を行なうのは書込動作をメモリセルのデータを変更す
る必要がある場合にのみ生じさせるという本発明の特徴
を得るためである。データ入力ラッチＤ１１ （第４図
）はセルへの次の入力がこのラッチに最后に供給された
入力と相違する場合にのみ切換えられる。これがため、
最終入力ラッチを切換えて出力ラインＤＩＶに２進値”
１ ”を出力している場合にはこの出力により第４図
のＮチャンネルゲートＮ４がターンオンされ、端子５１
が２進値“０″に維持される。端子５１の２進値“Ｏ“
はＰチャンネルゲートＰ３をオン状態に維持し、Ｖｃｃ
電位（２進値” ｉ ” ＞が出力ラインＭＤＩに出力
される。第４〜第７図においてＮチャンネルゲートはＮ
、ＰヂャカネルゲートはＰで示しである。
セルを２進値パ１”′から１１０ ＩＩに書換える必要
がある場合には、続出サイクルの開始時においてラッチ
Ｄｌ＋−は上述の状態にあるが、入力ラインＤＩＮに２
進値ＩＩ ＯＩＩが存在する。この場合にはＰチャンネ
ルグートＰ２がターンオンし、Ｎチャンネルグー１〜Ｎ
１がターンオフする。続出サイクル中ラインＶＰＧＭＪ
−の信号は低レベルで、これによりＰチャネルグーｈ
Ｐ ＋がターンオンする。
がある場合には、続出サイクルの開始時においてラッチ
Ｄｌ＋−は上述の状態にあるが、入力ラインＤＩＮに２
進値ＩＩ ＯＩＩが存在する。この場合にはＰチャンネ
ルグートＰ２がターンオンし、Ｎチャンネルグー１〜Ｎ
１がターンオフする。続出サイクル中ラインＶＰＧＭＪ
−の信号は低レベルで、これによりＰチャネルグーｈ
Ｐ ＋がターンオンする。
これがため■ａｃ電位（２３ｆｕ値“１″〉が端子５１
に現われる。この電位によりゲートＰ３がターンオフし
、グー１〜Ｎ３がターンオンして出力ラインＶＤＩを接
地電位（２進値″’Ｏ”）にする。従って、ゲートＮｎ
がターンオフし、ゲートＰ４がターンオンして端子５１
を２ ｉｔ Ｉ！ ” １°゛レベルに維持リーる。
に現われる。この電位によりゲートＰ３がターンオフし
、グー１〜Ｎ３がターンオンして出力ラインＶＤＩを接
地電位（２進値″’Ｏ”）にする。従って、ゲートＮｎ
がターンオフし、ゲートＰ４がターンオンして端子５１
を２ ｉｔ Ｉ！ ” １°゛レベルに維持リーる。
セルを２進値” ０ ”から” １ ”へ書換える場合
には、書込サイクルに先行する読出サイクルの開始時に
おいてラッチＤｌ＋−は上記の最后に述べた状態にある
。このとき入カラインＤＩＮ上には２進値” １ ”が
存在する。この２進１１１Ｊ″゛１″がゲートＮ１をタ
ーンオンし、ゲートＰ２をオフに維持する。読出サイク
ル中サラインＶＰＧＭは高レベルで、ゲートＮ２もター
ンオンする。これにより端子５１は接地電位（２進値”
ｏ ” ＞になる。従って、ゲートＮ３がターンオフ
し、ゲートＰ３がターンオンしてＶＣＣ電位（２進他“
’ １ ” ）を出力ラインＭＤＩに供給する。このＶ
ｃｃ電位はゲートＰ４をターンオフし、ゲートＮ４をタ
ーンオンして端子５１を接地電位（２進値゛○″）に維
持する。
には、書込サイクルに先行する読出サイクルの開始時に
おいてラッチＤｌ＋−は上記の最后に述べた状態にある
。このとき入カラインＤＩＮ上には２進値” １ ”が
存在する。この２進１１１Ｊ″゛１″がゲートＮ１をタ
ーンオンし、ゲートＰ２をオフに維持する。読出サイク
ル中サラインＶＰＧＭは高レベルで、ゲートＮ２もター
ンオンする。これにより端子５１は接地電位（２進値”
ｏ ” ＞になる。従って、ゲートＮ３がターンオフ
し、ゲートＰ３がターンオンしてＶＣＣ電位（２進他“
’ １ ” ）を出力ラインＭＤＩに供給する。このＶ
ｃｃ電位はゲートＰ４をターンオフし、ゲートＮ４をタ
ーンオンして端子５１を接地電位（２進値゛○″）に維
持する。
データ出ノｊラッヂＤＯ＋ （第５図）はライン８が２
進値” ｏ ”で、ライン９が２進値“′１″であると
きにのみラインＶＤＯに２進値″′１″信号を出力し、
ライン８が２進値゛１″″でライン９が２進値” ｏ
”のときにラインＶＤＯに０“信号を出力する。ライン
８が“′Ｏ″の場合、ゲートＰ５がターンオンし、ゲー
トＮ’ｓがターンオフして、Ｖｃｃ電位（２進値” １
” ）がゲートＰ５を経てラインＶＤＯに供給される
と共にゲートＮ７に供給されてこれをターンオンする。
進値” ｏ ”で、ライン９が２進値“′１″であると
きにのみラインＶＤＯに２進値″′１″信号を出力し、
ライン８が２進値゛１″″でライン９が２進値” ｏ
”のときにラインＶＤＯに０“信号を出力する。ライン
８が“′Ｏ″の場合、ゲートＰ５がターンオンし、ゲー
トＮ’ｓがターンオフして、Ｖｃｃ電位（２進値” １
” ）がゲートＰ５を経てラインＶＤＯに供給される
と共にゲートＮ７に供給されてこれをターンオンする。
同時にゲートＮＢがライン９−にの２進愉” １ ”に
よりターンオンさせる。これがため、１と地電位（２進
値゛Ｏ″）がゲートＰ６に供給され、これをターンオン
する。
よりターンオンさせる。これがため、１と地電位（２進
値゛Ｏ″）がゲートＰ６に供給され、これをターンオン
する。
この結果ＶＣＣ電位（” １ ” ）がゲートａｓを経
て、ラインＶ Ｉ’） Ｏ−ＬにＩｆｆ持される。
て、ラインＶ Ｉ’） Ｏ−ＬにＩｆｆ持される。
ライン８が“１゛°でライン９が“ＯＩＩの場合にはグ
ーｈＮ５．Ｎｈ及びＮ８がターンオンしてラインＶＤＯ
に接地電位（“Ｏ″）を供給する。
ーｈＮ５．Ｎｈ及びＮ８がターンオンしてラインＶＤＯ
に接地電位（“Ｏ″）を供給する。
ｉＪｌ他ＯＲゲーグーＥＯ’（第６図）はその入力ライ
ンＶＤＩ又はＶｌ）Ｏの何れか一方のみが２）仕埴ＩＩ
１ ＩＩを入力する揚台に２進値” １ ”を、その
他の場合に２進値“′Ｏ″を出力ラインＰＨ１に出力す
る。ライン＼／ＤＩから２進値１１１ ＩＴが、ライン
ＶＯＯから２進値” ｏ ”が供給されるものと仮定す
ると、グー１− Ｐ １０がターンオンしてグー１−
Ｎよ。
ンＶＤＩ又はＶｌ）Ｏの何れか一方のみが２）仕埴ＩＩ
１ ＩＩを入力する揚台に２進値” １ ”を、その
他の場合に２進値“′Ｏ″を出力ラインＰＨ１に出力す
る。ライン＼／ＤＩから２進値１１１ ＩＴが、ライン
ＶＯＯから２進値” ｏ ”が供給されるものと仮定す
ると、グー１− Ｐ １０がターンオンしてグー１−
Ｎよ。
に２進値“１″を供給してこれをターンオンする。
同時に、ゲートＩ”１４がターンオンし、このゲートと
グー）−Ｎ、を経て接地電位（２進値“’Ｏ”）がゲー
トＰ１５に供給され、これをターンオフし、これが出力
ラインＰ ｌ−Ｉ Ｉに２進値“１″′を供給する。
グー）−Ｎ、を経て接地電位（２進値“’Ｏ”）がゲー
トＰ１５に供給され、これをターンオフし、これが出力
ラインＰ ｌ−Ｉ Ｉに２進値“１″′を供給する。
２進値１１１ ＩＴがラインＶＤＴ及びＶｌ’）Ｏの両
方から供給される場合には、ゲートＮ９及びＮ １０が
両方ともターンオンし、ゲート口工、及びＰ工、に２進
値ＩＩ ＯＩＩを供給してこれらグー１−もターンオン
する。一方のゲートｐＨはゲートＮ１６に、他方のグー
１〜Ｐ はゲートＮ□５に２進値” １ ”を供給して
８ 両ゲートをターンオンし、ラインｌ’） ｌ−１１に接
地電位（２進値“Ｏ″〉を供給する。
方から供給される場合には、ゲートＮ９及びＮ １０が
両方ともターンオンし、ゲート口工、及びＰ工、に２進
値ＩＩ ＯＩＩを供給してこれらグー１−もターンオン
する。一方のゲートｐＨはゲートＮ１６に、他方のグー
１〜Ｐ はゲートＮ□５に２進値” １ ”を供給して
８ 両ゲートをターンオンし、ラインｌ’） ｌ−１１に接
地電位（２進値“Ｏ″〉を供給する。
両ライン＼／Ｄｒから２進値“Ｏ″が供給される場合１
３は、ゲートＰ 及びＰ］４．がターンオンして２ ゲート”１５及びＮ１６に２進値” １ ”を供給する
ため、これら両グー１へか再びターンオンしてラインＰ
Ｉ−ＩＩに２進値” ｏ ”を供給する。
３は、ゲートＰ 及びＰ］４．がターンオンして２ ゲート”１５及びＮ１６に２進値” １ ”を供給する
ため、これら両グー１へか再びターンオンしてラインＰ
Ｉ−ＩＩに２進値” ｏ ”を供給する。
ラインＶｌ’）Ｉから２）４！埴” ｏ ”が、ライン
ＶＤＯから２進値“′１°′が供給される場合には、ゲ
ートＰ９がターンオンし２進値” １ ”をゲートＮ０
□に供給してこれをターンオンする。同時にゲートＮユ
、がラインＶＤｏの２進値ＩＩ １ ＩＩによりターン
オンされ、これらゲートＮ０□及びＮ１２を経て２進値
”Ｄ″′がゲートＰ工。に供給され、これがターンオン
してＶＣＣ電位（２進値” ｉ ” ＞をラインＰ Ｈ
Ｉに供給する。
ＶＤＯから２進値“′１°′が供給される場合には、ゲ
ートＰ９がターンオンし２進値” １ ”をゲートＮ０
□に供給してこれをターンオンする。同時にゲートＮユ
、がラインＶＤｏの２進値ＩＩ １ ＩＩによりターン
オンされ、これらゲートＮ０□及びＮ１２を経て２進値
”Ｄ″′がゲートＰ工。に供給され、これがターンオン
してＶＣＣ電位（２進値” ｉ ” ＞をラインＰ Ｈ
Ｉに供給する。
第７図は読出／１込回路ＲＷＭの端子２０に供給する電
位を読出電位ＶＣＣから書込電位Ｖｐｐに切換えるスイ
ッチＳＷのＲＴＩ１１回路図である。９４２７丁から供
給される信号はゲートＰ 及びＮ か１７ １７ ら成るインバータで反転される。ラインＷＥからの２進
値ＩＩ １ Ｉ＋倍信号読出動作を示し、ラインＶＰＧ
Ｍに２進値“Ｄ″を供給せしめる。グー１〜Ｐ 及びＮ
２ｏから成るインバータはこの２進値を０ 反転してライン＼／ Ｐ Ｇ Ｍに２進値” １ ”を
供給する。読出動作中ではグー１−１”、８がターンオ
ンし、２ ’ｒｉ！＋ １ｆｆｆ ” １ ”がゲート
Ｎ２□、及びＮ２４に供給されてこれらをターンオフす
る。ゲートＮ２□はゲートＰ に接地電位を供給してこ
れをターンオンする３ と」（にグー１〜Ｐ 及びＰ をターンＡ〕する。ゲ２
２ ２４ 一１〜Ｎ はＶＣＣ電イ１′ｌ（読出電圧）を読出／書
込回４ 路ＲＷＭの端子２０に供給する。
位を読出電位ＶＣＣから書込電位Ｖｐｐに切換えるスイ
ッチＳＷのＲＴＩ１１回路図である。９４２７丁から供
給される信号はゲートＰ 及びＮ か１７ １７ ら成るインバータで反転される。ラインＷＥからの２進
値ＩＩ １ Ｉ＋倍信号読出動作を示し、ラインＶＰＧ
Ｍに２進値“Ｄ″を供給せしめる。グー１〜Ｐ 及びＮ
２ｏから成るインバータはこの２進値を０ 反転してライン＼／ Ｐ Ｇ Ｍに２進値” １ ”を
供給する。読出動作中ではグー１−１”、８がターンオ
ンし、２ ’ｒｉ！＋ １ｆｆｆ ” １ ”がゲート
Ｎ２□、及びＮ２４に供給されてこれらをターンオフす
る。ゲートＮ２□はゲートＰ に接地電位を供給してこ
れをターンオンする３ と」（にグー１〜Ｐ 及びＰ をターンＡ〕する。ゲ２
２ ２４ 一１〜Ｎ はＶＣＣ電イ１′ｌ（読出電圧）を読出／書
込回４ 路ＲＷＭの端子２０に供給する。
書込処理が必要なときはラインＶ Ｐ’Ｇ Ｍが゛１″
ラインＶＰＧＭが′Ｏ″になるが、ラインＰＨＩが２進
値１１０１１のままで関連するメモリセルの情報の書換
えが不要であることを示す場合には何の作用も生じない
。
ラインＶＰＧＭが′Ｏ″になるが、ラインＰＨＩが２進
値１１０１１のままで関連するメモリセルの情報の書換
えが不要であることを示す場合には何の作用も生じない
。
情報の書換えが必要であるものとすると、ラインＶＰＧ
Ｍが１″′になるときにゲートＮ１８がターンオンする
。また、ラインＰＨ１が′１″になるときにゲートＮ１
９がターンオンし、接地電位をグー１〜Ｎ２１及びＮ２
４に供給してこれらをターンオフする。これによりＶｃ
ｃ電位が読出／書込回路ＲＷＭの端子２０から除去され
る。同時にグー１〜Ｎ１８及びＮ を経て接地電位がゲ
ートＰ２］に供給され、９ これがターンオフしてゲートＰ２３をターンオフすると
其にゲートＮ２３をターンオンする。これにより接地電
位がゲートＰ２４に供給されてこれがターンオンして書
込電圧ＶＰＰ を読出／書込回路ＲＷＭの端子２０のに
供給覆る。
Ｍが１″′になるときにゲートＮ１８がターンオンする
。また、ラインＰＨ１が′１″になるときにゲートＮ１
９がターンオンし、接地電位をグー１〜Ｎ２１及びＮ２
４に供給してこれらをターンオフする。これによりＶｃ
ｃ電位が読出／書込回路ＲＷＭの端子２０から除去され
る。同時にグー１〜Ｎ１８及びＮ を経て接地電位がゲ
ートＰ２］に供給され、９ これがターンオフしてゲートＰ２３をターンオフすると
其にゲートＮ２３をターンオンする。これにより接地電
位がゲートＰ２４に供給されてこれがターンオンして書
込電圧ＶＰＰ を読出／書込回路ＲＷＭの端子２０のに
供給覆る。
１つのメモリ素子の動作を第３図を参照して説明する。
特定のセルを読出すためには既知のようにこのセルと関
連する列選択ライン及び行選択ラインに選択電圧を供給
してこのセルをアドレス又は選択する。ここで、８個の
セクションの同一の行選択ライン及び列選択ラインが同
時に選択されてバイ１へ全体がアドレスされるものと理
解されたい。各セクションにおいては１つの行選択ライ
ンと列選択ラインが選択され、１つのセルのみが選択さ
れる。今、０番の行及び列が選択されたものとηるど、
選択電圧〈その電圧源は図示してない）が１ヘランジス
タ０゜及びＱＤ をトランジスタＱＯＧ 及びＱ。Ｄ
とともにターンオンする。更に、ｉ〜プランスタＱＭの
フローティングゲートが放電されているものとすると、
この場合にはこのメモリセルは第１状態にあり、２進値
１１１ Ｉ＋が記憶され“Ｃいるものとする。この場合
、この１〜ランジスタＱＭがライン９のブリヂャージに
よりこのラインから供給される電圧によりターンオンさ
れるとぎにライン８がトランジスタＱＭのソースの接地
電位になる（ライン８及び９をプリヂャージ覆るプチャ
＝ジ動作は当業者に公知の技術であるからその説明は省
略する）。このとき、第７図につき説明したように読出
電圧ＶＣＣがスイッチＳＷから端子２０に供給される。
連する列選択ライン及び行選択ラインに選択電圧を供給
してこのセルをアドレス又は選択する。ここで、８個の
セクションの同一の行選択ライン及び列選択ラインが同
時に選択されてバイ１へ全体がアドレスされるものと理
解されたい。各セクションにおいては１つの行選択ライ
ンと列選択ラインが選択され、１つのセルのみが選択さ
れる。今、０番の行及び列が選択されたものとηるど、
選択電圧〈その電圧源は図示してない）が１ヘランジス
タ０゜及びＱＤ をトランジスタＱＯＧ 及びＱ。Ｄ
とともにターンオンする。更に、ｉ〜プランスタＱＭの
フローティングゲートが放電されているものとすると、
この場合にはこのメモリセルは第１状態にあり、２進値
１１１ Ｉ＋が記憶され“Ｃいるものとする。この場合
、この１〜ランジスタＱＭがライン９のブリヂャージに
よりこのラインから供給される電圧によりターンオンさ
れるとぎにライン８がトランジスタＱＭのソースの接地
電位になる（ライン８及び９をプリヂャージ覆るプチャ
＝ジ動作は当業者に公知の技術であるからその説明は省
略する）。このとき、第７図につき説明したように読出
電圧ＶＣＣがスイッチＳＷから端子２０に供給される。
電圧Ｖ］、２が任意の既知の方法で端子１２に供給され
ると、トランジスタＱＨＧがターンオフＪ゛るが、トラ
ンジスタＱＳＧ がライン８からそのグー１〜に供給さ
れる低電圧のためにオフのままであるためにライン９は
高電圧に訂１持される。斯る後に電圧Ｖ１４（第８図）
が任意の既知の方法で端子１４に供給されると、１−ラ
ンジスタＱＨＤ がターンオンでる。この１〜ランジス
タＱＨＤ 及びトランジスタＣ１５Ｄ （ライン９の電
圧でターンオンされている）がライン８に接地通路を与
える。次いで、電圧Ｖ１８（第８図）が既知の方法で端
子１８に供給されてトランジスタＱ’Ｊ’Ｇ 及びＱＴ
Ｄ がターンオンされる。その結果端゛子１５がライン
９の電圧に上界し、端子１Ｇがライン８の接地電位に低
下げる。これによりトランジスタＱＦＧ がターンオン
して電圧ＶＣＣをライン９に供給してこのラインを高電
圧に維持づ−る。ライン９とこれにより低電圧にあるラ
イン８との電圧差はトランジスタＱＭが２進値” １
”を記憶していることを表わづ。この電圧差は第５図に
つぎ説明した」：うにデータ出ノノラッヂＤＯＬにより
識別されて２進顧“１″がラインＶＤＯに出力される。
ると、トランジスタＱＨＧがターンオフＪ゛るが、トラ
ンジスタＱＳＧ がライン８からそのグー１〜に供給さ
れる低電圧のためにオフのままであるためにライン９は
高電圧に訂１持される。斯る後に電圧Ｖ１４（第８図）
が任意の既知の方法で端子１４に供給されると、１−ラ
ンジスタＱＨＤ がターンオンでる。この１〜ランジス
タＱＨＤ 及びトランジスタＣ１５Ｄ （ライン９の電
圧でターンオンされている）がライン８に接地通路を与
える。次いで、電圧Ｖ１８（第８図）が既知の方法で端
子１８に供給されてトランジスタＱ’Ｊ’Ｇ 及びＱＴ
Ｄ がターンオンされる。その結果端゛子１５がライン
９の電圧に上界し、端子１Ｇがライン８の接地電位に低
下げる。これによりトランジスタＱＦＧ がターンオン
して電圧ＶＣＣをライン９に供給してこのラインを高電
圧に維持づ−る。ライン９とこれにより低電圧にあるラ
イン８との電圧差はトランジスタＱＭが２進値” １
”を記憶していることを表わづ。この電圧差は第５図に
つぎ説明した」：うにデータ出ノノラッヂＤＯＬにより
識別されて２進顧“１″がラインＶＤＯに出力される。
ラインＶＤＯのこの出力は排他ＯＲグー１−ＥＯの下側
入力端子に供給される。
入力端子に供給される。
メモリセルＱＭのフローティングゲートが充電されてい
る場合には、このセルが第２状態にあること、即ち２１
１ｊｌ （１／＋’ ” ０ ”を記憶していることを
表わし、このセルはうインＲ３ｏに行選択電圧が供給さ
れたとぎにう９通しない。この結果ライン８はブリヂャ
ージ電圧による高電圧に維持される。これがため、［・
フンジスクＱＳＧ がターンオンザる。
る場合には、このセルが第２状態にあること、即ち２１
１ｊｌ （１／＋’ ” ０ ”を記憶していることを
表わし、このセルはうインＲ３ｏに行選択電圧が供給さ
れたとぎにう９通しない。この結果ライン８はブリヂャ
ージ電圧による高電圧に維持される。これがため、［・
フンジスクＱＳＧ がターンオンザる。
従って、電圧Ｖ がトランジスタＱＨＧ に供給さ２
れてこれがターンオンするど、これらトランジスタＱＳ
Ｇ 及びＱＨＧ によりライン９に接地通路が与えられ
る。これがため１〜ランジスタＱＳＤ がライン９から
の接地電位によりターンオフされ、電圧Ｖ１４がトラン
ジスタＱＨＤ に供給されてこれがターンオンしても何
の作用も生じない。電圧Ｖ１８が端子１８に供給されて
トランジスタＱＴＧ 及びＱＴＤ がターンオンされる
と、これらの状況の下では端子１５が接地電位に低下り
ると共に端子１６が高電圧に維持される。端子１５の接
地電位はトランジスタＱＦＤ をターンオンし、端子２
０に供給されている電圧ＶＣＣがライン８に供給される
。ライン９がライン８より低電位にある両ラインの電圧
差はメモリセルに２進値“０″が記憶されていることを
表わし、データ出力ラッヂＤＯＬが２進４「１” ｏ
”を出力し、ラインＶＤ○を経て排他ＯＲグーｌ−Ｆ
Ｏの下側入力端子に供給覆る。１）１他ＯＲグー１〜Ｅ
○は読出動作中は何の作用もぜず、無視ゴることができ
る。
Ｇ 及びＱＨＧ によりライン９に接地通路が与えられ
る。これがため１〜ランジスタＱＳＤ がライン９から
の接地電位によりターンオフされ、電圧Ｖ１４がトラン
ジスタＱＨＤ に供給されてこれがターンオンしても何
の作用も生じない。電圧Ｖ１８が端子１８に供給されて
トランジスタＱＴＧ 及びＱＴＤ がターンオンされる
と、これらの状況の下では端子１５が接地電位に低下り
ると共に端子１６が高電圧に維持される。端子１５の接
地電位はトランジスタＱＦＤ をターンオンし、端子２
０に供給されている電圧ＶＣＣがライン８に供給される
。ライン９がライン８より低電位にある両ラインの電圧
差はメモリセルに２進値“０″が記憶されていることを
表わし、データ出力ラッヂＤＯＬが２進４「１” ｏ
”を出力し、ラインＶＤ○を経て排他ＯＲグーｌ−Ｆ
Ｏの下側入力端子に供給覆る。１）１他ＯＲグー１〜Ｅ
○は読出動作中は何の作用もぜず、無視ゴることができ
る。
掘込υイクルを行なう場合には、上述の読出サイクルか
書込動作前に行なわれる。書込サイクル中２進埴” ｏ
”又は１″がラインＤＩＮからデータ人カラッヂＤ１
１−に供給される。第４図につき説明したように、これ
ら入力信号はデータ人力ラッヂＤＩＬからその出力端子
に対応する信号を発生さゼ、この信号が排他ＯＲゲグー
−ＥＯの上側入力端子に供給される。Ｕ）送動作はメモ
リセルのデータを変更Δ−る必要がある場合にのみ必要
であるため、Ｉｔ他ＯＲグー１−ＥＯを用いてその必要
性を決定する。第６図につき説明したように、メモリセ
ルに記ｌｉｄれているデータがラインＤＩＮから供給さ
れたデータと同一である場合には、ラインＶＤ■及びＶ
ｒ）Ｏから配ｔｉ％ｆＯＲグ ｈＥｏ（７）両入力端子
にともに′０″又はともに１′″が供給される。何れの
場合にも排他ＯＲゲートＥＯの出力端子からラインＰ
ｌ−Ｉ Ｉを経てスイッチＳＷに２進１ｉｆｉ ” Ｏ
”が供給される。この“０“出力により書込サイクルの
開始が阻止され、これは当該セルの情報は変更づ−る予
定でないものであるから書込動作は不要であるためであ
る。
書込動作前に行なわれる。書込サイクル中２進埴” ｏ
”又は１″がラインＤＩＮからデータ人カラッヂＤ１
１−に供給される。第４図につき説明したように、これ
ら入力信号はデータ人力ラッヂＤＩＬからその出力端子
に対応する信号を発生さゼ、この信号が排他ＯＲゲグー
−ＥＯの上側入力端子に供給される。Ｕ）送動作はメモ
リセルのデータを変更Δ−る必要がある場合にのみ必要
であるため、Ｉｔ他ＯＲグー１−ＥＯを用いてその必要
性を決定する。第６図につき説明したように、メモリセ
ルに記ｌｉｄれているデータがラインＤＩＮから供給さ
れたデータと同一である場合には、ラインＶＤ■及びＶ
ｒ）Ｏから配ｔｉ％ｆＯＲグ ｈＥｏ（７）両入力端子
にともに′０″又はともに１′″が供給される。何れの
場合にも排他ＯＲゲートＥＯの出力端子からラインＰ
ｌ−Ｉ Ｉを経てスイッチＳＷに２進１ｉｆｉ ” Ｏ
”が供給される。この“０“出力により書込サイクルの
開始が阻止され、これは当該セルの情報は変更づ−る予
定でないものであるから書込動作は不要であるためであ
る。
１ヘランジスタＱＭ に２進値ＩＩ Ｉ Ｉ＋が記憶さ
れており、これに２）年舶パＯ″′を記憶する必要があ
るものとする。この場合ライン８．は電圧パルスＶ１８
の間ライン９にス・１し低電圧にあり、その結果２進値
” １ ”信＋３がライン＼／Ｄｏを絆で排他ＯＲグー
１〜ＦＯの下側入力端子に供給されると共に２進値゛′
Ｏ゛がラインＶＤＴを経て排他ＯＲゲグー〜［０の上側
入力端子に供給される。排他ＯＲグー１〜ＥＯは２進値
“１″出力を発生してこれをラインＰＩ−（Ｉを経てス
イッチＳＷに供給する。スイッチＳＷは、第７図につき
説明したように、書込サイクルがラインＷＥの信号の低
下により開始されるどきに端子２０の電圧を読出電圧Ｖ
ｃｃがらもつど高い２１込電圧に切換える。この書込電
圧ＶｐＨはトランジスタ ＱＦＧ 及びＱＴＧ （！Ｚ
経てライン９に供給されると共に１ヘランジスタＱ。０
及びＱ。を経てメモリセル１〜ランジスタＱＭのグー
１〜に供ｆＦ″ｌされる。トランジスタＱＭはそのフロ
ーティングゲルトが書込電位にあり、そのソース及びド
レインが接地電位にある場合にはそのフローティングゲ
ートか充電されてその記憶情報が２進値” ｏ ”に変
更される。
れており、これに２）年舶パＯ″′を記憶する必要があ
るものとする。この場合ライン８．は電圧パルスＶ１８
の間ライン９にス・１し低電圧にあり、その結果２進値
” １ ”信＋３がライン＼／Ｄｏを絆で排他ＯＲグー
１〜ＦＯの下側入力端子に供給されると共に２進値゛′
Ｏ゛がラインＶＤＴを経て排他ＯＲゲグー〜［０の上側
入力端子に供給される。排他ＯＲグー１〜ＥＯは２進値
“１″出力を発生してこれをラインＰＩ−（Ｉを経てス
イッチＳＷに供給する。スイッチＳＷは、第７図につき
説明したように、書込サイクルがラインＷＥの信号の低
下により開始されるどきに端子２０の電圧を読出電圧Ｖ
ｃｃがらもつど高い２１込電圧に切換える。この書込電
圧ＶｐＨはトランジスタ ＱＦＧ 及びＱＴＧ （！Ｚ
経てライン９に供給されると共に１ヘランジスタＱ。０
及びＱ。を経てメモリセル１〜ランジスタＱＭのグー
１〜に供ｆＦ″ｌされる。トランジスタＱＭはそのフロ
ーティングゲルトが書込電位にあり、そのソース及びド
レインが接地電位にある場合にはそのフローティングゲ
ートか充電されてその記憶情報が２進値” ｏ ”に変
更される。
１ヘランジスタＱＭに２進舶″′０″が記憶されてＪ３
す、これに２進舶” １ ”を書込む必肚がある場合に
は、パルスＶ工８が端子１８に供給されたときライン８
はライン９に対し高電位になる。この結果、データ出力
ラッチ１）０１−が２進値” ｏ ”をラインＶＤ○を
経て排（１！！ ＯＲゲートＦ○の下側入力端子に供給
するど共に、データ入力ラッチＤ Ｉ Ｌが２進値“′
１″をラインＶＤＩを経て排他ＯＲ回路ＦＯの１−側人
力喘了に供給する。同時に、スイッチＳＷが読出電ｆｆ
Ｖｃｃに代って書込電圧ｖｐｐを端子２０に供給する。
す、これに２進舶” １ ”を書込む必肚がある場合に
は、パルスＶ工８が端子１８に供給されたときライン８
はライン９に対し高電位になる。この結果、データ出力
ラッチ１）０１−が２進値” ｏ ”をラインＶＤ○を
経て排（１！！ ＯＲゲートＦ○の下側入力端子に供給
するど共に、データ入力ラッチＤ Ｉ Ｌが２進値“′
１″をラインＶＤＩを経て排他ＯＲ回路ＦＯの１−側人
力喘了に供給する。同時に、スイッチＳＷが読出電ｆｆ
Ｖｃｃに代って書込電圧ｖｐｐを端子２０に供給する。
しかし、本例の場合には読出サイクル動作中に先に説明
したようにトランジスタＱＦＧ がターンオフしている
と共にトランジスタに）ＦＤ がターンオンしている。
したようにトランジスタＱＦＧ がターンオフしている
と共にトランジスタに）ＦＤ がターンオンしている。
これがため書込電圧はトランジスタＱＦＤ 及びトラン
ジスタＱＴＤを粁てライン８に供給されると共にトラン
ジスタＱｏＤ 及びＱＤを経ｌメモリセルトランジスタ
ＱＭのトレインに供給される。メモリセルトランジスタ
ＱＭはイのトレインに害）Δ電圧が、そのゲートに１ヘ
ランジスタＱ 及びＱＧを経てラインＧ ９の接地電位が供給さねると、そのフローティングゲー
トが放電され、２進値” １ ”を記憶したことになる
。
ジスタＱＴＤを粁てライン８に供給されると共にトラン
ジスタＱｏＤ 及びＱＤを経ｌメモリセルトランジスタ
ＱＭのトレインに供給される。メモリセルトランジスタ
ＱＭはイのトレインに害）Δ電圧が、そのゲートに１ヘ
ランジスタＱ 及びＱＧを経てラインＧ ９の接地電位が供給さねると、そのフローティングゲー
トが放電され、２進値” １ ”を記憶したことになる
。
第１図と第２図を比較１れば、列ＩＩ ＯＩ＋と行′“
Ｏ″を選択するとアレーの第１セクシヨン（第１図）の
メモリセルＲ６ＯＱＭｏ と第８セクシヨン（第２図）
のメモリセルＲ６７０Ｍ０ が同時に選択されることが
わかる。更に、各メモリセルは各自の書込装置を有する
ため、第１図のライン０８はライン０９に対し、第２図
のライン７９及び７８の電圧の上下関係と無関係に高く
なったり低くなったりし得ることがわかる。同じことか
各バイトの他の６ビツトに対しても言える。このように
各パイ１〜の各ビンｊ〜を各別のセクションに分割しで
あるため、各セクションの書込装置は書込リイクル中動
作して情報を１バイトの選択セルに、このバイトの他の
選択セルと独立に出込むことができることがわかる。
Ｏ″を選択するとアレーの第１セクシヨン（第１図）の
メモリセルＲ６ＯＱＭｏ と第８セクシヨン（第２図）
のメモリセルＲ６７０Ｍ０ が同時に選択されることが
わかる。更に、各メモリセルは各自の書込装置を有する
ため、第１図のライン０８はライン０９に対し、第２図
のライン７９及び７８の電圧の上下関係と無関係に高く
なったり低くなったりし得ることがわかる。同じことか
各バイトの他の６ビツトに対しても言える。このように
各パイ１〜の各ビンｊ〜を各別のセクションに分割しで
あるため、各セクションの書込装置は書込リイクル中動
作して情報を１バイトの選択セルに、このバイトの他の
選択セルと独立に出込むことができることがわかる。
このメモリ回路によれば、更にアレーの各セクションの
書込装置の排他ＯＲゲート「○によって書込電圧を、情
報を変更１−る必要のあるセルと関１１ｉ−ｃ＋る読出
／書込回路ＲＷＭにのみ供給することかできることがわ
かる。これはｌｌｒ、るセルが不必要な書込動作を行な
うのを阻止する。
書込装置の排他ＯＲゲート「○によって書込電圧を、情
報を変更１−る必要のあるセルと関１１ｉ−ｃ＋る読出
／書込回路ＲＷＭにのみ供給することかできることがわ
かる。これはｌｌｒ、るセルが不必要な書込動作を行な
うのを阻止する。
更に、各ハイＩ〜の各ビットを各別のセクションに分割
することにより、書込回路によって第１状態の情報を第
２状態の情報を右Ｊ−る選択セルに書込むと同時に第２
状態の情報を第１状態の情報を右ζる他の選択セルに１
１）込むことが可能になる。
することにより、書込回路によって第１状態の情報を第
２状態の情報を右Ｊ−る選択セルに書込むと同時に第２
状態の情報を第１状態の情報を右ζる他の選択セルに１
１）込むことが可能になる。
これがため、本発明のメモリ回路によれば、例えば０番
の列及び行の第１ビット位置にあるメモリセル、叩ちＲ
６ｏＱＭｏ（第１図）が２進値ｕ １ ｕを記憶してい
ると共に０番の列及び行の第８ピツ［へ位置にあるメモ
リセル、即ちＲ７Ｑ （第ＯＭＯ ２図）が２進（「１°“Ｏ″を記憶している場合に、第
１ピツ１へ位置のセルを書込サイクル中２進値“′Ｏ゛
′に変更りるど同時に第８ピツＩ〜位置のヒルを同じ書
込サイクル中に２進値゛′１′′に変更することができ
る。
の列及び行の第１ビット位置にあるメモリセル、叩ちＲ
６ｏＱＭｏ（第１図）が２進値ｕ １ ｕを記憶してい
ると共に０番の列及び行の第８ピツ［へ位置にあるメモ
リセル、即ちＲ７Ｑ （第ＯＭＯ ２図）が２進（「１°“Ｏ″を記憶している場合に、第
１ピツ１へ位置のセルを書込サイクル中２進値“′Ｏ゛
′に変更りるど同時に第８ピツＩ〜位置のヒルを同じ書
込サイクル中に２進値゛′１′′に変更することができ
る。
以上、本発明を特定の例について説明したが、これは本
発明を説明Ｊるために例示したものであって本発明はこ
れに限定されるものでなく、当業であれば種々の変形や
変更を加えることができる。
発明を説明Ｊるために例示したものであって本発明はこ
れに限定されるものでなく、当業であれば種々の変形や
変更を加えることができる。
第１図は本発明の集積ＥＥＰＲＯＭ回路の８個のセクシ
ョンのうちの第１セクシヨンの回路図、第２図は同じく
その第８セクシヨンの回路図、第３図は同じくその１セ
クシヨンの代表的回路図、 第４図は第３図のデータ入力ラッチＤ Ｉ ｌ−の詳細
回路図、 第５図は第３図のデータ出力ラッチＤ ＯＬの詳細回路
図、 第６図は第３図の排他ＯＲグー１〜ＦＯのＭＹ細回路図
、 第７図は第３図のスイッチＳ Ｗの詳細回路図、第８図
は上述のメモリ回路の読出及び書込４ノイクルの実行に
使用されるパルスのいくつかを示す図である。 ＱＭ ・・・メモリセルトランジスタ（フローティング
ゲート電界効果トランジスタ） Ｑ 、Ｑ ・・・行選４ＲＩ−ランジスタＤ Ｑ、Ｑｏ、・・・列選択１−ランジスタＧ Ｒ８・・・行選択ライン Ｃ８・・・列選択ラインＲＷ
Ｍ・・・読出／書込回路 Ｑ 、Ｑ、、・・・（第１）フリップフロップ回路Ｃ Ｑ 、Ｃ８，・・・（第２）フリップフロップ回路Ｇ Ｄｌｌ−・・・データ入力ラッチ ＤＯＬ・・・データ出力ラッチ ＥＯ・・・排他ＯＲゲート（比較装置）ＳＷ・・・スイ
ッチ。 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン
ョンのうちの第１セクシヨンの回路図、第２図は同じく
その第８セクシヨンの回路図、第３図は同じくその１セ
クシヨンの代表的回路図、 第４図は第３図のデータ入力ラッチＤ Ｉ ｌ−の詳細
回路図、 第５図は第３図のデータ出力ラッチＤ ＯＬの詳細回路
図、 第６図は第３図の排他ＯＲグー１〜ＦＯのＭＹ細回路図
、 第７図は第３図のスイッチＳ Ｗの詳細回路図、第８図
は上述のメモリ回路の読出及び書込４ノイクルの実行に
使用されるパルスのいくつかを示す図である。 ＱＭ ・・・メモリセルトランジスタ（フローティング
ゲート電界効果トランジスタ） Ｑ 、Ｑ ・・・行選４ＲＩ−ランジスタＤ Ｑ、Ｑｏ、・・・列選択１−ランジスタＧ Ｒ８・・・行選択ライン Ｃ８・・・列選択ラインＲＷ
Ｍ・・・読出／書込回路 Ｑ 、Ｑ、、・・・（第１）フリップフロップ回路Ｃ Ｑ 、Ｃ８，・・・（第２）フリップフロップ回路Ｇ Ｄｌｌ−・・・データ入力ラッチ ＤＯＬ・・・データ出力ラッチ ＥＯ・・・排他ＯＲゲート（比較装置）ＳＷ・・・スイ
ッチ。 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、行及び列に配列された、各々データワードの１ビツ
トを記憶し１！？る複数個のメモリセルと、少くとも１
個のメモリセルを選択して書込リイクル中該しルに情報
を書込むことができるようにづると共に続出サイクル中
形セルから情報を読出すことができるようにする選択装
置を具え、前記情報を前記セルに第１状態又は第２状態
の何れか一方の状態に記憶覆るものであって、更に、選
択されたセルに記憶されている情報を読出し、このセル
に記憶されている情報を書込サイクル中にこのセルに記
憶すべぎ情報と比較し、このセルに記憶されている情報
とこれに記憶すべき情報との差の存在に応答しで、その
差が前記第１状態から前記第２状態への変更を示してい
ようとその逆の変更を示していようど関係なく選択され
たセルに記憶すべき情報を書込み、選択されたセルに記
憶すべぎ情報がこのセルに既に記憶されている情報に等
しい場合には書込ザイクルを停止する読出／比較７書込
装置を具える集積メモリ回路において、各メモリセルは
フローティングゲート電界効果トランジスタ（ＱＭ）を
具え、該トランジスタの一つの主電極（ドレイン）及び
ゲート電極を第１及び第２ビツトライン（８，９）にそ
れぞれ結合し、これら第１及び第２ビツトラインを前記
読出／比較／書込装置（ＲＷＭ、ＥＯ）内のフリップフ
ロップ（ＱＦＧ、Ｑ、Ｄ）に接続し、該フリップフロッ
プ回路（ＱＦＧ 。 Ｑ２．）か出逢動作の開始時において第１の状態（ＱＦ
Ｄ オン）のときは第１ビツトライン（８）に電流を流
して情報を選択されたセルに前記第１状態（放電状態）
に書込み、該フリップフロップ回路（ＱＦｏ、ＱＦＤ）
が書込動作の開始時において第２の状態 （ＱＦｏ オン）のときは第２ビツトライン（９）に電
流を流して情報を選択されたセルに前記第２状態（充電
状態）に書込むよう構成したことを特徴とする集積メモ
リ回路。 ２、特許請求の範囲第１項記載の集積メモリ回路におい
て、ｊ買択されたセルと関連するフリップフロップは、
この選択されたセルが書込動作の開始時に前記第２状態
（充電状態）の記憶情報を有するときは前記第１の状態
（ＱＦＤ オン）にセットされ、この選択されたセルが
書込動作の開始時に前記第１状態（放電状態）の記憶情
報を有するときは前記第２の状態（ＱＦｏ オン）にセ
ットされることを特徴とする集積メモリ回路。 ３、特許請求の範囲第１項記載の集積メモリ回路におい
て、各メモリセルは前記のフローティンググー１〜電界
効果トランジスタと、２個の通常の電界効果トランジス
タ（ＱＤ、ＱＧ）を含み、該２個の通常の電界効果トラ
ンジスタのドレイン−ソース通路によりそれぞれ第１及
び第２ビツトライン（８，９＞を前記７０−ティングゲ
ート電界効果トランジスタ（ＱＭ）のドレイン及びグー
１〜に接続し、前記選択装置は前記２個の通常の電界効
果トランジスタをターンオンして前記メモリセルを選択
し、前記読出／比較／書込装置は第２ビツトライン（９
）の電圧を第１ビツトライン（８）の電圧より高くして
前記フローティングゲートを充電させ、選択されたセル
（ＱＭ）の情報を第１状態から第２状態に変更させると
共に第１ビツトライン（８）の電圧を第２ピツ１〜ライ
ン（９）の電圧より高くして前記フローティングゲート
を放電させ、選択されたセル（ＱＭ）の情報を第２状態
から第１状態に変更させることを特徴とり−る集積メモ
リ回路。 ４、特許請求の範囲１，２又は３項記載の集積メモリ回
路において、前記読出／比較／＠込装置は、前記セルの
フローティングゲートが放電されるときに第１の状態（
Ｑ８Ｄ オン）にセットされ、前記セルの７０−ティン
グゲートが充電されるときに第２の状態（０８Ｇオン）
にセットされる第２のフツブフロツプ回路（Ｑ８ｏ、−
Ｑ８Ｄ）を含むことを特徴とづる集積メモリ回路。 ５、特許請求の範囲第４項記載の集積メモリ回路におい
て、前記第２のフリップフロップ回路（Ｑ８Ｇ、ＱｓＤ
）は第１の状態のときに第１ビツトライン（８）に接地
通路を与え、第２の状態のときに第２ビツトライン（９
）に接地通路を与えることを特徴とする集積回路。 ６、特許請求の範囲第４又は５項記載の集積メモリ回路
において、前記第１のフリップフロップ回路（ＱＦｏ、
ＱＦＧ）は第１及び第２の交差結合Ｐ−ＭＯ８電界効果
トランジスタを具え、前記第２のフリップフロップ回路
は第１及び第２の交差結合Ｎ−ＭＯ８電界効果トランジ
スタを貝え、両フリップフロップ回路の第２トランジス
タ（０８Ｇ、ＱＦＧ）のゲートと第１トランジスタ（Ｑ
８Ｄ、ＱＦＤ）のドレインを第１ピツ１〜ライン（８）
に接続し、両フリップフロップ回路の第２１〜ランジス
タ（Ｑ８Ｄ、Ｑ、Ｄ）と第１トランジスタ（Ｑｓｏ、
ＱＦＧ 、）のドレインを第２ビツトライン（９）に接
続したことを特徴とする集積メモリ回路。 ７、特許請求の範囲第６項記載の集積メモリ回路におい
て、前記読出／比較／書込装置は入力端子に、選択され
たセルに記憶されている情報とこのセルに記憶１−べぎ
情報を受信する排他ＯＲゲート（ＥＯ）を具え、該排他
ＯＲゲートの出力によりスイッチング装置を制御し、該
スイッチング装置が前記選択されたセルに記憶されてい
る情報と書込サイクル中このセルに記憶すべき情報との
差の存在に応・答して前記第１フリップフロップ回路の
両１〜ランジスタ（ＱＦＧ’ 、 ＱＦＤ ）の相互接
続ソースをプログラミング電圧源に接続するよう構成し
たことを特徴とする集積メモリ回路。 ８、特許請求の範囲第１〜７項の何れかに記載の集積メ
モリ回路において、当該メモリ回路は複数個のメモリセ
クションを具え、各メモリセクションは複数行及び列の
メモリセルと、互に並列に動作して各セクション内の一
つのメモリセルを同時に選択、読出し及び書込む読出／
比較／ Ｆｊ込装同を具え、各セクションのメモリセル
の情報の変更を他のセクションのメモリセルの情報の変
更と独立に行なえるようにしたことを特徴とする集積メ
モリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/512,858 US4578777A (en) | 1983-07-11 | 1983-07-11 | One step write circuit arrangement for EEPROMS |
| US512858 | 1983-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053000A true JPS6053000A (ja) | 1985-03-26 |
| JPH0515000B2 JPH0515000B2 (ja) | 1993-02-26 |
Family
ID=24040892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142474A Granted JPS6053000A (ja) | 1983-07-11 | 1984-07-11 | 集積メモリ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4578777A (ja) |
| EP (1) | EP0131343B1 (ja) |
| JP (1) | JPS6053000A (ja) |
| KR (1) | KR910008677B1 (ja) |
| CA (1) | CA1225461A (ja) |
| DE (1) | DE3485401D1 (ja) |
| IE (1) | IE57867B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03232196A (ja) * | 1990-02-07 | 1991-10-16 | Toshiba Corp | 半導体記憶装置 |
| JP2011134389A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリの制御装置および制御方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2620246B1 (fr) * | 1987-03-31 | 1989-11-24 | Smh Alcatel | Memoire non volatile a faible taux d'ecriture et machine a affranchir en faisant application |
| US6002614A (en) * | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5218569A (en) | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| JP2971302B2 (ja) * | 1993-06-30 | 1999-11-02 | シャープ株式会社 | Ｅｅｐｒｏｍを使用した記録装置 |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| JP3362661B2 (ja) * | 1998-03-11 | 2003-01-07 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US7558111B2 (en) * | 2006-09-01 | 2009-07-07 | Catalyst Semiconductor, Inc. | Non-volatile memory cell in standard CMOS process |
| US20090307140A1 (en) | 2008-06-06 | 2009-12-10 | Upendra Mardikar | Mobile device over-the-air (ota) registration and point-of-sale (pos) payment |
| US8862767B2 (en) | 2011-09-02 | 2014-10-14 | Ebay Inc. | Secure elements broker (SEB) for application communication channel selector optimization |
Citations (1)
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| JPS59142473A (ja) * | 1983-02-03 | 1984-08-15 | Fuji Electric Corp Res & Dev Ltd | 電気接点の試験装置 |
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| JPS54137933A (en) * | 1978-04-18 | 1979-10-26 | Sharp Corp | Programmable nonvolatile rom |
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
| DE3176751D1 (en) * | 1980-10-15 | 1988-06-23 | Toshiba Kk | Semiconductor memory with improved data programming time |
| US4377857A (en) * | 1980-11-18 | 1983-03-22 | Fairchild Camera & Instrument | Electrically erasable programmable read-only memory |
-
1983
- 1983-07-11 US US06/512,858 patent/US4578777A/en not_active Expired - Lifetime
-
1984
- 1984-07-05 CA CA000458186A patent/CA1225461A/en not_active Expired
- 1984-07-09 IE IE1744/84A patent/IE57867B1/en not_active IP Right Cessation
- 1984-07-10 DE DE8484201000T patent/DE3485401D1/de not_active Expired - Lifetime
- 1984-07-10 EP EP84201000A patent/EP0131343B1/en not_active Expired
- 1984-07-11 KR KR1019840004019A patent/KR910008677B1/ko not_active Expired
- 1984-07-11 JP JP59142474A patent/JPS6053000A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59142473A (ja) * | 1983-02-03 | 1984-08-15 | Fuji Electric Corp Res & Dev Ltd | 電気接点の試験装置 |
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| JPH03232196A (ja) * | 1990-02-07 | 1991-10-16 | Toshiba Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| IE57867B1 (en) | 1993-05-05 |
| DE3485401D1 (de) | 1992-02-13 |
| EP0131343A2 (en) | 1985-01-16 |
| KR910008677B1 (ko) | 1991-10-19 |
| EP0131343A3 (en) | 1987-09-16 |
| EP0131343B1 (en) | 1992-01-02 |
| IE841744L (en) | 1985-01-11 |
| US4578777A (en) | 1986-03-25 |
| JPH0515000B2 (ja) | 1993-02-26 |
| KR850001615A (ko) | 1985-03-30 |
| CA1225461A (en) | 1987-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |