JPH03232345A - Ｐｓｋ符号化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 多相ＰＳＫ方式、なかんず＜ＱＰＳＫ方式に有効な、符
号間距離を小さくしたＰＳＫ符号化方式信号点配置上で
の対角線上の遷移が起こらないようにしたＰＳＫ符号化
方式を、伝送効率を低下させることなく簡単な制御で実
現することを目的とし、 入力データをシンボルと遷移データに逐次に分割し、連
続するシンボルの間にそれら両シンボルとの符号間距離
が最大符号間距離よりも小である冗長シンボルを挿入し
、この冗長シンボルの値を遷移データに応じて決定する
ようにしたものである。

［産業上の利用分野１ 本発明は、多相Ｐ　Ｓ　Ｋ　（Ｐｈａｓｅ　５ｈｉｆｔ
　Ｋｅｙｉｎｇ）、なかんず＜ＱＰＳＫ　（４相ＰＳＫ
）に有効な、符号間距離（信号点間距離）を小さくした
ＰＳＫ符号化方式に関する。

近年の移動通信の需要の高まりに伴い、移動無線におい
ても周波数利用効率の高いＱＰＳＫ変調方式の利用が要
求されてきている。しかしながら、ＱＰＳＫ方式は線形
変調方式の一種であるため、シンボル間の符号間距離が
２の場合、すなわち信号点配置図上で対角線上の遷移が
起こると、送信電力が大きく変動するため、送信機の終
段の電力増幅機に広範囲かつ高精度な線形性が必要とさ
れる。このため、信号点間の遷移距離を小さくすること
ができる符号化方式の開発が必要とされている。

［従来の技術］ 従来、信号点配置上で対角線上の遷移が起こらないよう
に改良したＱＰＳＫ方式としては、■データとＱデータ
のクロックに互いに１８０度のオフセットを持たせるオ
フセットＱＰＳＫ方式（ＱＰＳＫ方式）、あるいは隣り
合う２シンボルの信号点配置を互いに４５度シフトする
π／４シフトＱＰＳＫ方式などが知られている。

また、例えばＱＰＳＫ方式において、隣り合うシンボル
（２ビツト）の間に冗長シンボル（２ビツト）を挿入し
、この冗長シンボルをそれと隣り合うシンボルとの符号
間距離が１以下になるような任意の値に選ぶことで、隣
り合う２シンボル間で符号間距離が２、すなわち信号点
配置上で対角線上の遷移が起こらないようにするという
符号化方式も考えられる。

［発明が解決しようとする課題］ オフセットＱＰＳＫ方式あるいはπ／４シフトＱＰＳＫ
方式は制御が複雑である。

また提案される冗長シンボルを挿入する方法は、２ビツ
トのシンボル毎に２ビツトの冗長なシンボルが挿入され
ることになるので、冗長シンボル挿入をしない符号化方
式と比較すると、伝送効率が１／２に低下してしまうと
いう問題点がある。

したがって本発明の目的は、信号点配置上での対角線上
の遷移が起こらないようにしたＰＳＫ符号化方式を、伝
送効率を低下させることなく簡単な制御で実現すること
にある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るＰＳＫ符号化方式は、入力データ列をシン
ボルと遷移データに逐次に分割し、連続するシンボルの
間に、それら両シンボルとの符号間距離が最大符号間距
離よりも小である冗長シンボルを挿入し、この冗長シン
ボルの値を遷移データに応じて決定するようにしたもの
である。

［作用］ 例えばＱＰＳＫ符号化方式を例にして本発明の詳細な説
明すると、入力データ列り１．、を３ビツト毎のブロッ
ク＃１、＃２、・・・に逐次に分割する。ここで、ブロ
ック＃Ｎの先頭２ビツトをシンボルＳ８とし、残り１ビ
ツトを遷移データＴＮとする。これらの連続するシンボ
ル汎 Ｓ□１　・・・の列の各シンボル間に冗長シンボルＲ５
，、Ｒ８，、、・・・をそれぞれ挿入し、この冗長シン
ボルの決定の仕方を、この冗長シンボルとその両隣りの
シンボルＳＮ、５Ｎ１）ｌとの符号間距離（信号点配置
上での信号点間遷移距離）が最大符号間距離よりも小で
あり、かつ、その遷移データＴ、の値に応じて決定され
る値となるようにする。これにより符号間距離を縮小す
るために挿入した冗長シンボルにも、遷移データＴの情
報を載せることができるようになり、伝送効率を向上さ
せることができる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図には本発明の一実施例としてのＰＳＫ符号化方式
による符号化伝送装置が示される。この実施例ではＰＳ
Ｋ符号化方式としてＱ　Ｐ　Ｓ　Ｋ方式が用いられてい
る。

第２図において送信側の構成として、ｌは入力データ列
Ｄ　ｉｎを３ビット単位で直並列交換して３ビット並列
信号からなるデータブロック列（Ｔ、Ｑ、Ｔ）を出力す
る直並列変換回路、２はデータブロック列（■、Ｑ、Ｔ
）をエンコードして変換シンボル列（ＩＩ、ＩＱ）を生
成するエンコーダ、３は変換シンボル列（ＩＩ、ＩＱ）
をＱＰＳＫ変調してＱＰＳＫ変調波を出力するＱＰＳＫ
変調回路である。

また受信側の構成として、４は受信したＱＰＳＫ変調波
を復調して変換シンボル列（本Ｉ、＊Ｑ）を出力するＱ
ＰＳＫ復調回路、５は変換シンボル列（ＩＩ、本Ｑ）を
デコードしてデータブロック列（Ｉ、Ｑ、Ｔ）を生成す
るデコーダ、６はデータブロック列（工、Ｑ、Ｔ）を並
直列変換して出力データ列り。Ｕ、を出力する並直列変
換回路である。

この符号化伝送装置におけるエンコーダ２の詳細な構成
例が第３図に示される。第３図において、２１はＤ形フ
リップフロップからなるｌクロック遅延回路であり、デ
ータブロック（１，、Ｑ、、Ｔ、が入力されており、例
えば入力クロックＣＬにの立上りエツジでデータブロッ
ク（Ｉｎ、Ｑ、　、Ｔ、）を取り込み、これを次のクロ
ックＣＬＫの立上りまで保持して１クロツク前のデータ
ブロック（Ｉ　ｎ−＋　、Ｑ、、　、Ｔ、、　）として
出力側に出力するよう機能する。

２２はＲＯＭ（リードオンリーメモリ）であり、入力デ
ータブロック中のシンボル（１，、Ｑ、、）と遅延回路
２１から出力される１クロツク前のデータブロック（１
，−、Ｑ、、、Ｔ、、）の値に応じて冗長シンボル（Ｒ
１，、、ＲＱ、、）を出力するようにデータが書き込ま
れている。

２３は電子スイッチであり、例えばクロックＣＬＫが“
Ｈ”の時に遅延回路２１からのシンボル（Ｉ　ｎ−１、
Ｑｎ−、）が選択され、一方、クロックＣＬＫが“Ｌ”
の時にＲＯＭ２２からの冗長シンボル（ＲＩ。−Ｉ　　
ＲＱｎ−１）が選択されるようになっている。

２４はデュアルポートＲＡＭで、図面左側と右側でデー
タを任意のタイミングで独立に読み書きできるようにし
たものであり、左側は入力のクロツＣＬにの２倍のクロ
ックでデータを書き込み、右側からは入力クロックのほ
ぼ２倍のクロックで読み出すようにしである。このデュ
アルポートＲＡＭ２４は入力クロックと出力クロックの
微小なズレを吸収して入力側と出力側を独立にして扱い
やすいようにするためのものである また上述の符号化伝送装置におけるデコーダ５の詳細な
構成例が第４図に示される。第４図において、５１はＤ
形フリップフロップからなるｌクロック遅延回路であり
、入力された変換シンボル列（＊　Ｉｎ　、＊Ｑｎ　）
を入力クロックＣＬＫ　’の立ち上がりエツジで取り込
み、ｌクロックの間保持してＲＯＭ５２へ出力する。

ＲＯＭ５２には変換シンボル（ＩＩ。

本Ｑｎ）と遅延回路５１から出力される１クロツク前の
変換シンボル（＊　Ｉ　ｎ−＋　、”　Ｑｎ−ｉ　）が
アドレス入力されており、ＲＯＭ５２はこれらの値に応
じてデータブロック（１，、Ｑ、１、Ｔｎ）を出力する
ようにデータが書き込まれている。５３は２分周器であ
り、入力クロックＣＬＫ　’を２倍周期に分周してその
分周クロックを遅延回路５１とラッチ回路５４に与える
。５４はＤ形フリップフロップからなるラッチ回路であ
り、入力信号を２分周クロック１／２ＣＬに゛の周期の
間保持するものである。

なお、このデコーダ５では、入力信号からデータブロッ
ク列（工、Ｑ、Ｔ）を正しくデコードするためには、ク
ロックＣ１−に“から２分周クロック１７２ＣＬＫ’を
得る際に同期をとる必要があるが、これは予め入力信号
にフレーム同期信号を挿入しておくことにより実現され
ている。

この実施例装置の動作が以下に説明される。

いま入力データ列り、ｎとしては、第６図［Ａ］に示さ
れるように、１ビツトシリアルなデータｂ１、ｂ２、ｂ
３、ｂ４・・・が逐次入力されるものとする。この入力
データ列り、ｎは直並列変換回路ｌに入力されて、この
直並列変換回路ｌで３ビット単位で直並列変換されて、
第６図［Ｂ１に示されるるような３ビット並列データか
らなるデータブロック列（Ｉ、Ｑ、Ｔ）が生成される。

ここで、データブロック列（Ｉ、Ｑ、Ｔ）の各ブロック
はそれぞれエデータとＱデータの２ビツトからなるシン
ボル（工。、Ｑ、、）と１ビツトの遷移データＴ７とか
らなる。シンボル（１，、Ｑ、）は第５図に示される信
号点配置上の４つの信号点■〜■のいずれかに相当して
いる。ここで信号点■はシンボル（ｌ、１）に、信号点
■はシンボル（１、Ｏ）に、信号点■はシンボル（０，
０）に、信号点■はシンボル（０、ｌ）にそれぞれ対応
する。

このデータブロック列（工、Ｑ、Ｔ）は次にエンコーダ
２に入力される。このエンコーダ２は第６図［ＣＩに示
されるように、連続するシンボル列（工、Ｑ）［すなわ
ち、（ｂｏ、ｂｌ）、（ｂ３、ｂ４）　　　（ｂ６、ｂ
７）　　　（ｂ９、ｂｌｏ）　　・・・の列］の各シン
ボルの間に冗長シンボル列（ＲＩ、ＲＱ）［すなわち（
ｒｂｏ、ｒｂｌ）、（ｒｂ３、ｒｂ４）　　　（ｒｂ６
、ｒｂｌ）・・・の列］をそれぞれ挿入して変換シンボ
ル列（＊Ｉ、ＩＱ）を生成し出力する。この冗長シンボ
ル（ＲＩ。、ＲＱ、）は遷移データＴｎ［すなわち、ｂ
２、ｂ５、ｂ８、ｂｌｌ・・・の各ビット］により以下
の規則に従って決められる。

すなわち、冗長シンボル（Ｒ１，、、ＲＱ、、）は、隣
り合うシンボル（Ｉ。

Ｑ、、）、（１，、Ｑｎ）間の符号間距離が１以下とな
るよう、遷移データＴ１−８の値に応じて決められてい
る。これは、第７図に示されるように、隣り合うシンボ
ル間の符号間距離が１以下となる冗長シンボルの選び方
が２通り以上あることに基づき、この選び方に遷移デー
タＴ　ｎ　−１の１ビツトの情報を割り当てるものであ
る。

すなわち、隣り合うシンボル間の符号間距離を１以下に
保ちつつシンボル間で遷移する仕方として、第７図［Ａ
］に示されるように、隣り合うシンボルの符号間距離ｄ
が２の場合には、例えばシンボル（０，Ｏ）と（１，１
）の時、シンボル（Ｏｌｏ）から（１，１）へ遷移する
仕方には、 （０，０）→　（１、Ｏ）−（１、１）（０，Ｏ）−（
０、１）−（１，１） の２通りがある。

また第７図［Ｂ］に示されるように、 隣り合う シンボルの符号間距離ｄが１の場合には、例えばシンボ
ル（Ｏｌｏ）と（ｌ、０）の時、その遷移の仕方には、 （Ｏｌｏ）→（１，０）→（１，０） （ＯｌＯ）−（０，Ｏ）−（１，Ｏ） の２通りがある。

さらに第７図［ＣＩに示されるように、隣り合うシンボ
ルの符号間距離ｄがＯの場合には、例えばシンボル（０
，０）と（０，０）の時、その遷移の仕方には、 （０、Ｏ）−（０，０）→（Ｏ５０） （０、Ｏ）−（１，０）→（０，０） （０、Ｏ）−（０，１）−（０，０） の３通りがある。

したがって、各符号間距離におけるシンボル（１，、Ｑ
、、）（Ｉ、、Ｑｎ）間での遷移経路すなわち冗長シン
ボル（Ｒ１，、、ＲＱ、、）を、遷移データＴ　ｎ　−
１の“Ｏ”と“１″′に対応させて一意に定めれば、こ
の冗長シンボル（Ｒ１、、、ＲＱ、、）に遷移データＴ
ｎ−１の１ビツトの情報をのせることができる。このよ
うに冗長シンボル列（ＲＩ、ＲＱ）を定めることにより
、第５図の信号配置図上における信号点■と■、あるい
は■と■の対角線上の遷移（つまり符号間距離ｄ＝２の
遷移）が生じないようにすることができる。

この冗長シンボル列（ＲＩ％ＲＱ）の決定の仕方とては
、元のシンボル列（Ｉ、Ｑ）の隣り合うシンボル（Ｉ　
ｎ−１、Ｑ、−、）と（Ｉ、、Ｑ、）に対し、その間に
例えば以下のような規則に従って冗長シンボル（ＲＩ　
ｎ−＋　　ＲＱｎ、−、）を挿入することにより行える
。すなわち、 （１１元の符号間距離が２（１，ｌ≠工。

Ｑ　１１−１≠Ｑ、）の場合、 Ｔ＝Ｏの時、Ｒ１，−、＝Ｉ、、　ＲＱｎ−、＝６−１ Ｔ＝１の時、Ｒ１，−１＝ＩＩｌ〜、　、ＲＱ、−１＝
Ｑ。

（２）元の符号間距離が１の場合、 Ｔ＝Ｏの時、Ｒｌ−１＝　Ｉ　ｎ、　ＲＱ−＋　＝　Ｑ
１Ｔ＝、１の時、ＲＩｎ−、＝Ｉ、 ＲＱ、、　　＝Ｑ。

（３）元の符号間距離がＯ（１，、＝Ｉ、、Ｑ、、＝Ｑ
、、）の場合、 Ｔ＝Ｏの時、Ｒ１，−、＝＃Ｉｎ− ＲＱｎ−、＝Ｑ。

Ｔ＝１の時、ＲＩｎ−、＝Ｉ、− ＲＱｌ−、＝＃Ｑ、、ｌ− とする。なお、ここで記号＃は否定論理を表しているも
のとする。

このような冗長シンボル列（Ｒ１，ＲＱ）の挿入は第３
図のエンコーダ２において次のようにして行われる。す
なわち、ＲＯＭ２２には、エンコーダ２に入力されたデ
ータブロック（工。、Ｑ、、Ｔ、　）が遅延回路２１で
１クロック分遅延されて、１クロツク前のデータブロッ
ク（Ｉ　ｏ−１，Ｑｏ−１，Ｔ−１）として入力される
と共に、現に人力されているデータブロック（Ｉｎ　Ｑ
、、　Ｔ、）中のシンボル（Ｉ。

Ｑ、）も入力される。ＲＯＭ２２はこれらのデータに基
づいて、シンボル（Ｉｎ　Ｑｎ）と（工。−、、Ｑｎ−
、）の間に挿入する冗長シンボル（Ｒ１，、ＲＱｎ−、
）の値を、遷移データＴ　ｎ−１に従って決定して出力
する。

電子スイッチ２３はシンボル（Ｉ　ｎ−ＩＱ、、）と（
工。、Ｑ、、）の間に冗長シンボル（ＲＩ　ｎ−１、Ｑ
、−１）が挿入された形態の変換シンボル列（＊工、Ｉ
Ｑ）が逐次に生成されるように、遅延回路２１とＲＯＭ
２２の出力を交互に選択してＲＡＭ２４に出力する。Ｒ
ＡＭ２４は人力クロックＣＬＫから出力クロックＣＬＫ
’へのクロック速度変換を行って、変換シンボル列（＊
■、ＩＱ）をＱＰＳＫ変調回路３に与える。

ＱＰＳＫ変調回路３はこの変換シンボル列（本Ｉ、ＩＱ
）をＱＰＳＫ変調し、そのＱＰＳＫ変調波を受信側へ送
信する。

受信側では、受信したＱＰＳＫ変調波をＱＰＳＫ復調回
路４で復調して変換シンボル列（ＩＩ、ＩＱ）を生成し
、これをデコーダ５に入力させる。

デコーダ５はエンコーダ２と逆の操作を行って、変換シ
ンボル列（ＩＩ、ＩＱ）から冗長シンボル列（Ｒ１，Ｒ
Ｑ）を取り除いてデコーダブロック列（工、Ｑ、Ｔ）を
復元し、これを並直列変換回路６に与える。

すなわち、第４図のデコーダ５において、ＲＯＭ５２に
は変換シンボル（＊　Ｉｌｌ　、＊Ｑｎ　）とこれを遅
延回路５１で遅延させたｌクロック前の変換シンボル（
＊　Ｉ　ｎ−１、＊　Ｑｎ−＋　）とがアドレス入力さ
れており、ＲＯＭ５２はこれらのデータに基づいて冗長
シンボル（Ｒｉ、、、ＲＱｎ）を元の遷移データＴｎに
変換し、それによりこれらの入力データをデータブロッ
ク（工。、Ｑ、　、Ｔｎ）に変換してラッチ回路５４を
介してデータブロック列（Ｉ、Ｑ、Ｔ）として並直列変
換回路６に出力する。

並直列変換回路６は入力された３ビット並列データから
なるデータブロック列（１，Ｑ、Ｔ）を１ビツトシリア
ルデータからなる元のデータ列Ｄ０．．に変換して出力
する。

なお土工己の実施例ではエンコーダ２およびデコーダ５
はハードウェアにより構成しているが、マイクロコンピ
ュータを用いてソフトウェアにより処理することも可能
である。

本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例では、入力データ信号Ｄ　（ｎを
３ビツトからなるデータブロック列（ＩＱ、Ｔ）に逐次
に分割して冗長シンボル列（ＲＩ、ＲＱ）を含む変換シ
ンボル列（＊ｉ、ＩＱ）を生成するようにしたが、本発
明はこれに限られるものではな（、例えば入力データ列
り、ｎからＮ個のシンボルを連続して分離した後に、こ
れらＮ個のシンボルにそれぞれ対応するＮビットの遷移
データをまとめて取り出し、この遷移データに対応させ
て、先に分離した各シンボル間に挿入される冗長シンボ
ルの値を決定することも可能である。

また、例えば上述の実施例では本発明をＱＰＳＫ方式に
適用した場合について説明したが、本発明はこれに限ら
れるも、のではな（、例えば８相ＰＳＫなど、更に多相
のＰＳＫ方式に一般的に適用することが可能である。以
下、８相ＰＳＫ方式に適用した場合の実施例について説
明する。

８相ＰＳＫ方式に適用した場合には、線形動作領域の縮
小化（振幅変化をできるだけ小さくする）と伝送効率の
いずれを優先するかによって２通りの方式がある。すな
わち、伝送効率が多少悪くなっても振幅変化をできるだ
け小さくする方法と５振幅変化の改善は小さく抑えて伝
送効率をよくする方法の２通りである。

まず、線形動作領域の縮小を優先する場合の実施例につ
いて説明する。第８図には、８相ＰＳＫ方式の信号点配
置が示される。この信号点配置において、２信号点間の
遷移に対し、冗長な信号点（冗長シンボル）を挿入する
仕方を以下のように規定する。

（１）信号点■−■への遷移の時、 ■−■→■ ■−■→■ の２通りの信号点■、■を冗長シンボルとして挿入する
。以下、同様にして、 （２）信号点■−■の時、 ■−〇−■ ■−■−■ （３）信号点■→■の時、 ■−〇−■ ■−■−■ （４）信号点■−■の時、 ■−■−■ ■−〇−〇 （５）信号点■−■の時、 ■−■−■ ■−■→■ の２通りの信号点を挿入するものとする。信号点■−■
、■−■、■−■の場合も上記と全く同様に２通りの挿
入法を規定し、それぞれの遷移経路に遷移データの１ビ
ツトを割り当てる。

８相ＰＳＫ方式では各信号点に３ビツトの情報を持つも
のであるから、遷移の仕方に１ビツトの情報を持たせた
場合、入力側の情報量は３ビツト＋１ビツト＝４ビツト
であるのに対し、出力側の情報量は３ビツト＋３ビツト
（挿入データ）＝６ビツトとなるから、伝送量は６／４
＝１．５倍となって、ＱＰＳＫ方式の場合の１．３３倍
よりも低下する。一方、振幅変化はＱＰＳＫ方式の場合
と同等となる。

次に伝送効率を優先する場合の実施例について説明する
。上述の場合と同様に、冗長データの挿入の仕方を以下
のように規定する。すなわち、ｍ信号点■−■への遷移
の時、 ■→■→■ ■−■−■ ■−■−■ ■−■−〇 （２）信号点■−■の時、 ■−〇−■ ■−■−■ ■−〇−■ ■−■−■ （３）信号点■−■の時、 ■−〇−〇 ■−〇−■ ■−■−■ ■−■−■ （４）信号点■−■の時、 ■−〇−〇 ■−■−〇 ■−■−■ ■−■−■ （５）信号点■→■の時、 ■−〇−■ ■−■−■ ■−〇−〇 ■−〇−〇 のそれぞれ４通りの冗長シンボルを挿入する。信号点■
−■、■→■、■−■の場合も上述の信号点■−■、■
−■、■−■の場合と同様にして規定できる。

このように遷移の仕方を４通り規定した場合には、この
遷移の仕方に遷移データとして２ビットの情報をのせる
ことができる。例えば上述の４通りの経路にそれぞれ、
（０、Ｏ）、（Ｏｌｌ）、（ｌ、０）　　（ｌ、１）を
対応させるものである。

この実施例による場合には、入力側の情報量は３ビツト
＋２ビツト（遷移データ）＝５ビット、出力側の情報量
は３ビツト＋３ビツト（挿入データ）＝６ビツトとなり
、伝送量は６１５＝１．２倍となる。これはＱＰＳＫ方
式の場合よりも有利であるが、振幅変化はＱＰＳＫ方式
よりも太き（なる。

［発明の効果］ 以上説明したように、例えばＱＰＳＫ方式に本発明を適
用した場合、３ビツトの原データに対して符号化データ
は４ビツトで済むので、対角線上の信号点の遷移が起こ
らない符号化方式を、小さい冗長度で実現でき、伝送効
率の低下を小さくすることができる。これにより送信側
の電力増幅器に広範囲かつ高精度な線形性を必要としな
い符号化方式を提供できる。

符号化の効率は例えばＱＰＳＫ方式の場合、冗長シンボ
ルを単に挿入する方式では２ビット／４ビット＝５０％
であったのに対し、本発明によれば３ビツト／４ビツト
＝７５％となり、伝送効率を５０％向上させることがで
きるものである。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのＰＳＫ符号化方式を
用いたＱＰＳＫ符号化伝送装置を示すブロック図、 第３図は実施例装置におけるエンコーダの構成例を示す
ブロック図、 第４図は実施例装置におけるデコーダの構成例を示すブ
ロック図、 第５図はＱＰＳＫ方式の信号点配置を説明する図、 第６図、第７図は実施例装置の動作を説明するための図
、および、 第８図は８相ＰＳＫ方式の信号点配置を説明する図であ
る。 図において、 １・・・直並列変換回路 ２・・・エンコーダ ３・・・ＱＰＳＫ変調回路 ４・・・ＱＰＳＫ復調回路 ５・・・デコーダ ６・・・並直列変換回路 ２１．５１・・・遅延回路 ２２．５２・・−ＲＯＭ ２３・・・電子スイッチ ２４−・・デュアルポートＲＡＭ ５３・・・２分周回路 ５４・・・ラッチ回路

Claims (1)

1. 【特許請求の範囲】 １、入力データ列をシンボルと遷移データに逐次に分割
   し、 連続するシンボルの間に、それら両シンボルとの符号間
   距離が最大符号間距離よりも小である冗長シンボルを挿
   入し、 この冗長シンボルの値を該遷移データに応じて決定する
   ようにしたＰＳＫ符号化方式。